保護回路を有する半導体装置

発明者： ,
出願人/特許権者：
代理人 (1件)：土井健二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-114393
公開番号（公開出願番号）：特開2000-307070
出願日： 1999年04月22日
公開日（公表日）： 2000年11月02日
要約：

【要約】【課題】入力端子に加えられる静電気やノイズによる内部回路の破壊を防止する保護回路を提供する。【解決手段】本発明は、オーバーシュート対策用の入力端子と電源配線との間に設けられる保護ダイオード14に加えて、その電源配線とグランド配線との間にMOS型トランジスタ16を設ける。このMOS型トランジスタは、ゲート制御型ラテラルトランジスタとして機能し、入力端子とグランド配線との間に設けられる大型の保護用バイポーラトランジスタよりもより早く導通する機能を有する。

請求項（抜粋）：

電源配線と、グランド配線と、外部から入力信号が供給され内部回路に接続される入力端子とを有する半導体装置において、半導体基板表面の第1導電型の第1の半導体領域内に形成され、前記入力端子に接続される第2導電型のコレクタ領域と、前記第1の半導体領域内に形成され、グランド配線に接続される第2導電型のエミッタ領域とを有する保護バイポーラトランジスタと、前記半導体基板表面の第2導電型の第2の半導体領域内に形成され、前記入力端子に接続される第1導電型のアノード領域を有し、前記第2の半導体領域がカソード領域として前記電源配線に接続される保護ダイオードと、前記半導体基板表面の第1導電型の第3の半導体領域内に形成され、前記カソード領域に接続される第2導電型のドレイン領域と、前記第3の半導体領域内に形成され、前記グランド配線に接続される第2導電型のソース領域と、前記ドレイン領域とソース領域間の前記半導体基板上に形成され前記グランド配線に接続されるゲート電極とを有する保護MOS型トランジスタとを有することを特徴とする半導体装置。

IPC (4件)：

H01L 27/06 , H01L 27/04 , H01L 21/822 , H03K 19/003

FI (4件)：

H01L 27/06 311 C , H03K 19/003 E , H01L 27/04 H , H01L 27/06 101 P

Fターム (25件)：

5F038BH01 , 5F038BH04 , 5F038BH06 , 5F038BH07 , 5F038BH13 , 5F048AA02 , 5F048AB10 , 5F048AC08 , 5F048AC10 , 5F048CC01 , 5F048CC06 , 5F048CC08 , 5F048CC10 , 5F048CC15 , 5F082AA33 , 5F082BC01 , 5F082BC09 , 5F082BC11 , 5F082GA03 , 5F082GA04 , 5J032AA02 , 5J032AA12 , 5J032AB02 , 5J032AC17 , 5J032AC18

引用特許：

審査官引用 (11件)

半導体集積回路
公報種別：公開公報出願番号：特願平9-107690 出願人：東芝マイクロエレクトロニクス株式会社, 株式会社東芝
特開平4-061371
半導体装置
公報種別：公開公報出願番号：特願平7-323006 出願人：富士通株式会社, 富士通ヴィエルエスアイ株式会社

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