特許
J-GLOBAL ID：200903014081263309
炭化珪素半導体装置の製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
伊藤 洋二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-040550
公開番号（公開出願番号）：特開平11-238742
出願日： 1998年02月23日
公開日（公表日）： 1999年08月31日
要約：
【要約】【課題】 プレーナ型MOSFETにおける高移動度化を図る。【解決手段】 n- 型炭化珪素エピ層2及びp- 型炭化珪素ベース領域3a、3bの上部に表面チャネル層をエピタキシャル成長させる前に、p- 型炭化珪素ベース領域3a、3b及びn- 型炭化珪素エピ層2の表面をRIEによってエッチングし、さらにp- 型炭化珪素ベース領域3a、3b及びn- 型炭化珪素エピ層2の表面を水素雰囲気中の熱処理によってエッチングする。これにより、表面チャネル層をエピタキシャル成長させるウェハ表面の状態を良好にすることができ、表面チャネル層の結晶性を良好にすることができる。このため、表面チャネル層のチャネル移動度を向上することができ、プレーナ型パワーMOSFETの高移動度化を図ることができる。
請求項（抜粋）：
第1導電型の半導体基板(1)の主表面上に、この半導体基板(1)よりも高抵抗な炭化珪素よりなる第1導電型の半導体層(2)を形成する工程と、前記半導体層(2)の表層部の所定領域に、所定深さを有する第2導電型のベース領域(3a、3b)をイオン注入によって形成する工程と、前記ベース領域(3a、3b)及び前記半導体層(2)の表面をRIE(Riactive Ion Etching)によってエッチングする工程と、前記ベース領域(3a、3b)及び前記半導体層(2)の表面を水素雰囲気中の熱処理によってエッチングする工程と、前記半導体層(2)及び前記ベース領域(3a、3b)の上部に表面チャネル層(5)をエピタキシャル成長させる工程と、前記ベース領域(3a、3b)の表層部の所定領域に、前記表面チャネル層(5)に接すると共に該ベース領域(3a、3b)の深さよりも浅い第1導電型のソース領域(4a、4b)を形成する工程とを備えた炭化珪素半導体装置の製造方法。
IPC (2件)：
FI (2件)：
H01L 29/78 658 E
, H01L 29/78 652 E
