特許
J-GLOBAL ID:200903014340363023

半導体装置の製造方法

発明者:
出願人/特許権者:
代理人 (1件): 三好 秀和 (外3名)
公報種別:公開公報
出願番号(国際出願番号):特願平10-140229
公開番号(公開出願番号):特開平11-340231
出願日: 1998年05月21日
公開日(公表日): 1999年12月10日
要約:
【要約】【課題】 配線の腐食を招くことがなく、配線の表面が平坦であり、さらに電気的接続性に優れた高信頼性の埋め込み配線構造の形成方法を提供する。【解決手段】 配線溝、コンタクトホール等が形成された絶縁膜上に複数の元素を有する導電膜を前記元素がその導電膜内を拡散するように堆積し、前記元素が前記導電膜内を拡散した状態で保持されるように前記半導体基板を急速冷却し、化学的機械研磨法によって前記配線溝、コンタクトホール等の内部を除き前記導電膜を除去し、配線層を形成する。
請求項(抜粋):
半導体基板の表面に形成された絶縁膜の所定の位置に凹部を形成する第1の工程と、前記凹部を含む面に複数の元素を有する導電膜を13オングストローム/秒以上17オングストローム/秒以下の成膜速度で前記半導体基板を450°Cに保持しながら成膜する第2の工程と、化学的機械研磨法によって前記凹部の内部を除き前記導電膜を除去することにより配線層を形成する第3の工程とを具備し、前記第2の工程と前記第3の工程との間に前記半導体基板を7.5°C/秒以上の降温速度で急速冷却する工程を設けたことを特徴とする半導体装置の製造方法。
IPC (2件):
H01L 21/3205 ,  H01L 21/304 622
FI (2件):
H01L 21/88 B ,  H01L 21/304 622 X
引用特許:
審査官引用 (4件)
全件表示

前のページに戻る