データ保護回路

発明者： ,
出願人/特許権者： ,
代理人 (1件)：鈴江武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平8-008499
公開番号（公開出願番号）：特開平9-198316
出願日： 1996年01月22日
公開日（公表日）： 1997年07月31日
要約：

【要約】【課題】1チップ・マイコンにおけるメモリテストを繰り返し行うことができ、メモリデータの機密を保護する機能の安全性を高めるデータ保護回路を提供する。【解決手段】CPU10、揮発性メモリ13、不揮発性メモリ14に接続された第1のバスライン11と、ROM12に接続された第2のバスライン22と、テスト専用メモリに接続された第3のバスライン23と、複数ビットのセキュリティフラグが入力され、制御信号が与えられることによりセキュリティフラグの論理レベルが一方向に変化するように書き込まれ、一旦書き込まれた後の書き換えが不可能な状態になセキュリティフラグ記憶回路24と、パワーオンリセット信号を受けた時にセキュリティフラグを読み取って内容を認識するセキュリティフラグ監視回路25と、セキュリティフラグの認識結果に応じて各バスラインの接続を制御する制御回路21とを具備する。

請求項（抜粋）：

CPUとROMとメモリとが同一チップ上に形成された1チップ・マイクロコンピュータに設けられたデータ保護回路において、上記CPU、揮発性メモリ、不揮発性メモリおよび入出力制御回路に接続された第1のバスラインと、システムプログラムを格納しているROMに接続された第2のバスラインと、メモリテスト用プログラムを格納しているテスト専用メモリに接続された第3のバスラインと、複数ビットのセキュリティフラグが入力され、制御信号が与えられることにより上記セキュリティフラグの論理レベルが一方向に変化するように書き込まれ、一旦書き込まれた後の書き換えが不可能な状態でセキュリティフラグを記憶するセキュリティフラグ記憶回路と、1チップ・マイクロコンピュータの電源投入によりパワーオンリセット信号を出力するパワーオンリセット回路と、前記パワーオンリセット信号を受けた時に前記セキュリティフラグ記憶回路に記憶しているセキュリティフラグを読み取り、その内容を認識するセキュリティフラグ監視回路と、上記セキュリティフラグ監視回路の認識結果に応じて前記第1のバスラインと第2のバスラインと第3のバスラインとの接続を制御し、前記セキュリティフラグが出荷前のテストモードである場合にはテストモードへの移行が可能となるように制御し、前記セキュリティフラグが出荷後の通常動作モードである場合にはテストモードへの移行が不可能となるように制御し、前記セキュリティフラグが出荷後のテストモードである場合には前記ROMを第2のバスラインから切り離した状態でのテストモードへの移行が可能となるように制御するバスライン制御回路とを具備することを特徴とするデータ保護回路。

IPC (2件)：

G06F 12/14 320 , G06F 15/78 510

FI (2件)：

G06F 12/14 320 A , G06F 15/78 510 P

引用特許：

出願人引用 (10件)

特開昭62-211756
特開平3-025590
特開平3-071356

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