特許

J-GLOBAL ID：200903014419231378

チップ間静電放電防止マルチチップ半導体構造およびその製造方法

発明者： スチーヴン・ハワード・ヴォールドマン ,  ポール・エヴァンス・ベークマン・ジュニア
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレイション
代理人 (1件)： 合田 潔 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-031537
公開番号（公開出願番号）：特開平8-250643
出願日： 1996年02月20日
公開日（公表日）： 1996年09月27日
要約：

【要約】【課題】 三次元マルチチップ半導体構造用のチップ間およびチップ内放電抑制接続またはネットワークを提供する。【解決手段】 チップ間放電抑制ネットワークは、構造中の半導体装置チップの電力面を電気的に相互接続する。これは、構造中の個々のチップの外部接続点または入出力ピン上にある従来のチップ内放電抑制ネットワークとともに、構造の取り扱い中および試験中に発生する静電放電など、電力面間、外部接続点と電力面の間、および外部接続点間での放電から保護する。チップ間放電抑制ネットワークは、三次元マルチチップ半導体構造の末端層または末端半導体チップ上に設け、縁部表面のメタライゼーションを介して構造中の個々のチップに接続することができる。三次元マルチチップ半導体構造の製造中に生じる放電を抑制する方法も開示する。

請求項（抜粋）：

第1の平坦な主表面を有する第1のチップと、第2の平坦な主表面を有する第2の半導体装置チップと、上記第1のチップと上記第2の半導体装置チップを電気的に接続する、チップ間に発生する放電を抑制するためのチップ間放電抑制手段とを具備し、上記第1のチップと上記第2の半導体装置チップは、上記第1のチップの第1の平坦な表面が上記第2の半導体装置の上記第2の平坦な主表面と平行になるように積層されていることを特徴とする、マルチチップ半導体装置構造。

IPC (2件)：

H01L 25/00 ,  H01L 23/60

FI (2件)：

H01L 25/00 A ,  H01L 23/56 B

引用特許：

審査官引用 (4件)

• 特開平4-112561
  
• 半導体装置
  公報種別：公開公報   出願番号：特願平5-082911   出願人：株式会社東芝
• 半導体装置モジュール
  公報種別：公開公報   出願番号：特願平5-146149   出願人：日本電気株式会社
• 特開昭61-185958