特許
J-GLOBAL ID：200903014528856280

半導体素子のゲ-ト電極形成方法

発明者：
李 相 武

李 相 武 について

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金 鉉 修

金 鉉 修 について

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呂 寅 碩

呂 寅 碩 について


出願人/特許権者：
現代電子産業株式会社

現代電子産業株式会社 について


代理人 (1件)： 瀬谷 徹 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-348056
公開番号（公開出願番号）：特開2000-196082
出願日： 1999年12月07日
公開日（公表日）： 2000年07月14日
要約：
【要約】 (修正有)【課題】 ゲート電極物質として低抵抗のタングステンシリサイドを用いる場合に、タングステンシリサイドの抵抗を低減させ、ゲート電極の形成を容易にするための半導体素子のゲート電極形成方法を提供する。【解決手段】 半導体基板1の上にゲート酸化膜2及び非晶質シリコン膜3を順次蒸着する段階;前記非晶質シリコン膜の上にタングステンシリサイド膜4を形成する段階;前記タングステンシリサイド膜の上にゲート電極パターンでパターニングしたマスク酸化膜5を形成する段階;前記マスク酸化膜パターンを用いてその下のタングステンシリサイド膜4、非晶質シリコン膜3及びゲート酸化膜2をエッチングする段階;前記形成された非晶質シリコン膜と前記タングステンシリサイド膜にRTPスパイクアニールを行って、ゲート電極を形成する段階;及び前記形成されたゲート電極の側面に酸化膜6を形成してゲート電極が完成する段階を含む。
請求項（抜粋）：
半導体基板上にゲート酸化膜及び非晶質シリコン膜を順次蒸着する段階;前記非晶質シリコン膜の上にタングステンシリサイド膜を形成する段階;前記タングステンシリサイド膜の上にゲート電極パターンでパターニングしたマスク酸化膜を形成する段階;前記マスク酸化膜パターンを用いてその下のタングステンシリサイド膜、非晶質シリコン膜及びゲート酸化膜をエッチングする段階;前記形成された非晶質シリコン膜と前記タングステンシリサイド膜にRTPスパイクアニールを行って、ゲート電極を形成する段階;及び、前記形成されたゲート電極の側面に酸化膜を形成してゲート電極を完成する段階を含むことを特徴とする半導体素子のゲート電極形成方法。
IPC (2件)：
H01L 29/78 ,  H01L 21/28 301
FI (2件)：
H01L 29/78 301 G ,  H01L 21/28 301 D
引用特許：
出願人引用 (3件) 審査官引用 (3件)

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