特許
J-GLOBAL ID：200903014593200295

半導体集積回路

発明者：
須志原 昭博

須志原 昭博 について


出願人/特許権者：
株式会社 沖マイクロデザイン

株式会社 沖マイクロデザイン について

, 
沖電気工業株式会社

沖電気工業株式会社 について


代理人 (1件)： 大垣 孝
公報種別：公開公報
出願番号（国際出願番号）：特願2000-166949
公開番号（公開出願番号）：特開2001-352047
出願日： 2000年06月05日
公開日（公表日）： 2001年12月21日
要約：
【要約】【課題】 基本セル内の素子の使用効率を向上させるとともに、しきい値電圧Vthや遅延時間Tpdの細かい調整を可能にする。【解決手段】 基本セルは、PMOSTr1およびTr2とNMOSTr3およびTr4とを備える。PMOSTr2はPMOSTr1に並設され、NMOSTr4はNMOSTr3に並設される。各Tr1〜Tr4のゲートは互いに平行である。PMOSTr1のゲートG1とNMOSTr3のゲートG3とは連設され、PMOSTr2のゲートG2とNMOSTr4のゲートG4とは連設される。PMOSTr1のゲートG1のゲート幅W1と、PMOSTr2のゲートG2のゲート幅W2と、NMOSTr3のゲートG3のゲート幅W3と、NMOSTr4のゲートG4のゲート幅W4とをW1:W2:W3:W4=2:2:1:1にしてある。
請求項（抜粋）：
アレイ状に配列する複数の基本セルを備えたバルクチップに配線を形成して製造される半導体集積回路において、前記基本セルは、第1および第2のPチャネルMOSトランジスタと、第1および第2のNチャネルMOSトランジスタとを備え、前記第2のPチャネルMOSトランジスタを前記第1のPチャネルMOSトランジスタに並設し、前記第2のNチャネルMOSトランジスタを前記第1のNチャネルMOSトランジスタに並設し、前記各トランジスタのゲートは互いに平行であり、前記第1のPチャネルMOSトランジスタのゲートと前記第1のNチャネルMOSトランジスタのゲートとを連設し、前記第2のPチャネルMOSトランジスタのゲートと前記第2のNチャネルMOSトランジスタのゲートとを連設し、前記第1のPチャネルMOSトランジスタのゲートのゲート幅W1と、前記第2のPチャネルMOSトランジスタのゲートのゲート幅W2と、前記第1のNチャネルMOSトランジスタのゲートのゲート幅W3と、前記第2のNチャネルMOSトランジスタのゲートのゲート幅W4とをW1:W2:W3:W4=2:2:1:1にしたことを特徴とする半導体集積回路。
IPC (8件)：
H01L 27/118 ,  H01L 21/82 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 21/8234 ,  H01L 27/088 ,  H01L 21/8238 ,  H01L 27/092
FI (6件)：
H01L 21/82 M ,  H01L 21/82 D ,  H01L 21/82 S ,  H01L 27/04 A ,  H01L 27/08 102 C ,  H01L 27/08 321 D
Fターム (19件)：
5F038CA02 ,  5F038CA04 ,  5F038CA07 ,  5F038DF14 ,  5F038EZ08 ,  5F038EZ20 ,  5F048AB02 ,  5F048BB02 ,  5F048BF02 ,  5F048BF12 ,  5F064AA03 ,  5F064BB07 ,  5F064CC12 ,  5F064DD05 ,  5F064DD09 ,  5F064DD22 ,  5F064FF07 ,  5F064FF32 ,  5F064FF48
引用特許：
審査官引用 (5件)
  • 特開平2-303066
  • 半導体装置
    公報種別：公開公報   出願番号：特願平3-208082   出願人：セイコーエプソン株式会社
  • 特開平2-303066
全件表示

前のページに戻る

TOP

BOTTOM