特許
J-GLOBAL ID：200903014618063620
半導体記憶装置
発明者：
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出願人/特許権者：
代理人 (1件)：
石田 敬 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-191760
公開番号（公開出願番号）：特開2002-015567
出願日： 2000年06月26日
公開日（公表日）： 2002年01月18日
要約：
【要約】【課題】 DDR-DRAMのクロック速度や内部動作速度は同じで、データ転送速度のみを高速化できる半導体記憶装置の実現。【解決手段】 クロックの立ち上がりエッジと立ち下がりエッジに対して所定の位相でデータを出力する第1と第2のDDR-DRAM33,43 を1つのパッケージ2内に有し、データ入出力線が共通に接続される半導体記憶装置であって、外部クロックCLK から、同一位相の第1クロックCLKAと、1/4位相ずれた第2クロックCLKBを発生するクロック発生回路32,42 を備え、第1のDDR-DRAMは、CLKAのエッジから1/4 位相分の期間それぞれデータを出力し、それ以外の期間はデータ出力回路をハイ・インピーダンス状態にし、第2のDDR-DRAMは、CLKBのエッジから1/4位相分の期間それぞれデータを出力し、それ以外の期間はデータ出力回路をハイ・インピーダンス状態にする。
請求項（抜粋）：
クロックの立ち上がりエッジと立ち下がりエッジに対して所定の位相でデータを出力する第1と第2のDDR-DRAMを1つのパッケージ内に有し、前記第1と第2のDDR-DRAMのデータ入出力線が共通に接続される半導体記憶装置であって、外部クロックから、該外部クロックと同一周波数で同一位相の第1クロックと、前記外部クロックと同一周波数で1/4位相ずれた第2クロックを発生し、前記第1クロックを前記第1のDDR-DRAMにクロックとして供給し、前記第2クロックを前記第2のDDR-DRAMにクロックとして供給するクロック発生回路を備え、前記第1のDDR-DRAMは、前記第1クロックの立ち上がりエッジと立ち下がりエッジから前記所定の位相後から前記外部クロックの1/4位相分の期間それぞれデータを出力し、それ以外の期間はデータ出力回路をハイ・インピーダンス状態にするデータ出力部を備え、前記第2のDDR-DRAMは、前記第2クロックの立ち上がりエッジと立ち下がりエッジから前記所定の位相後から前記外部クロックの1/4位相分の期間それぞれデータを出力し、それ以外の期間はデータ出力回路をハイ・インピーダンス状態にするデータ出力部を備えることを特徴とする半導体記憶装置。
IPC (2件)：
FI (3件)：
G11C 11/34 362 S
, G06F 1/04 312 A
, G11C 11/34 354 C
5B024AA15
, 5B024BA21
, 5B024BA23
, 5B024BA29
, 5B024CA07
, 5B024CA16
, 5B079CC02
, 5B079CC08
, 5B079CC14
, 5B079DD06
, 5B079DD13
, 5B079DD17
