特許

J-GLOBAL ID：200903014679216593

半導体装置

発明者： 岩城 宏明
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-161438
公開番号（公開出願番号）：特開平11-008319
出願日： 1997年06月18日
公開日（公表日）： 1999年01月12日
要約：

【要約】【目的】 SOI・CMOS技術を用いた半導体装置の基本セル及び基本回路セルの面積を縮小する。【構成】 SOI・CMOS技術を用いた半導体装置において、PMOS2個とNMOS2個で構成される基本セルがPMOS,PMOS,NMOS,NMOS、またはNMOS,NMOS,PMOS,PMOSの順に1列に配置され、PMOSとNMOSが隣接する部分の拡散層が直接隣接して形成される。また電源配線及び接地配線を隣接セルと共有するように基本セル周囲に配置し、PMOS拡散層の少なくとも一方を該電源配線にコンタクトを介して直接接続できるように設置し、NMOS拡散層の少なくとも一方を該接地配線にコンタクトを介して直接接続できるように配置する。

請求項（抜粋）：

シリコン/絶縁膜構造を備えた半導体基板の1主面上に形成された半導体装置において、この半導体装置の内部回路を構成する基本セルが、2個のPチャンネルMOSトランジスタ(以下、PMOSと略す)と2個のNチャンネルMOSトランジスタ(以下、NMOSと略す)とで構成されており、前記半導体装置の1辺をX軸方向、この辺と直角な辺をY軸方向とし、前記PMOS及びNMOSのゲートの幅(W)方向が前記Y軸方向であるとしたとき、前記2個のPMOS及び2個のNMOSが、第1のPMOS、第2のPMOS、第1のNMOS、第2のNMOSの第1の配列順または第3のNMOS、第4のNMOS、第3のPMOS、第4のPMOSの第2の配列順で前記X軸方向に1列に配置され、前記第1の配列順のときは第2のPMOSの一方の拡散層と第1のNMOSの一方の拡散層が直接隣接して形成されて一体となった拡散層領域をなし、前記第2の配列順のときは第4のNMOSの一方の拡散層と第3のPMOSの一方の拡散層が直接隣接して形成されて一体となった拡散層領域をなしていることを特徴とする半導体装置。

IPC (4件)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 27/118 ,  H01L 27/12

FI (3件)：

H01L 27/08 321 J ,  H01L 27/12 Z ,  H01L 21/82 M

引用特許：

審査官引用 (2件)

• 半導体装置
  公報種別：公開公報   出願番号：特願平7-209256   出願人：株式会社半導体エネルギー研究所
• 相補型薄膜トランジスタ回路
  公報種別：公開公報   出願番号：特願平6-231631   出願人：セイコーエプソン株式会社