並列コンピュータのアーキテクチャおよびこのアーキテクチャを利用した情報処理ユニット

発明者：
出願人/特許権者：
代理人 (1件)：窪田英一郎 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-263793
公開番号（公開出願番号）：特開2001-092796
出願日： 1999年09月17日
公開日（公表日）： 2001年04月06日
要約：

【要約】【課題】分散メモリー型において、著しく高速な並列処理を実現可能なコンピュータアーキテクチャを提供する【解決手段】コンピュータシステム10は、CPUモジュール12と、それぞれがMPU36およびRAMコア34とを有する複数のメモリモジュール14と、CPUとメモリモジュールとの接続やメモリモジュール間の接続をなす複数組のバス24とを備え、CPU12から与えられるインストラクションにより、各メモリモジュールが作動する。所定の関連を有する一連のデータには、空間IDが付与され、各メモリモジュールが、少なくとも、当該空間ID、自己が管理する一連のデータの部分に関する論理アドレス、一連のデータのサイズを含むテーブルを管理し、かつ、受理したインストラクションに、自己が管理する一連のデータの部分が関与しているか否かを判断して、RAMコアに記憶されたデータに関する処理を実行する。

請求項（抜粋）：

CPUモジュールと、それぞれがMPUおよびRAMコアとを有する複数のメモリモジュールと、前記CPUとメモリモジュールとの接続、および/または、メモリモジュール間の接続をなす複数組のバスとを備え、CPUから各メモリモジュールのMPUに与えられるインストラクションにより、各メモリモジュールのMPUが作動するように構成された並列コンピュータのアーキテクチャであって、所定の関連を有する一連のデータに、空間IDが付与され、各メモリモジュールのMPUが、少なくとも、当該空間ID、自己が管理する一連のデータの部分に関する論理アドレス、当該部分のサイズ、および、一連のデータのサイズを含むテーブルを管理し、かつ、各メモリモジュールのMPUが、受理したインストラクションに、自己が管理する一連のデータの部分が関与しているか否かを判断して、RAMコアに記憶されたデータを読み出してバスに送出し、バスを介して与えられたデータをRAMコアに書き込み、データに必要な処理を施し、および/または、前記テーブルを更新するように構成されたことを特徴とする並列コンピュータのアーキテクチャ。

IPC (7件)：

G06F 15/167 , G06F 12/02 510 , G06F 12/06 530 , G06F 12/08 , G06F 12/10 , G06F 13/16 510 , G06F 15/16 610

FI (7件)：

G06F 15/167 B , G06F 12/02 510 A , G06F 12/06 530 D , G06F 12/08 H , G06F 12/10 H , G06F 13/16 510 D , G06F 15/16 610 A

Fターム (6件)：

5B005KK14 , 5B005KK22 , 5B005MM32 , 5B045BB12 , 5B045GG14 , 5B060MB04

引用特許：

出願人引用 (9件)

特開平3-218555
情報処理システム
公報種別：公開公報出願番号：特願平8-298420 出願人：株式会社日立製作所
半導体記憶装置
公報種別：公開公報出願番号：特願平4-240100 出願人：株式会社日立製作所, 日立超エル・エス・アイ・エンジニアリング株式会社

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引用文献：

出願人引用 (1件)

機能メモリに超並列処理

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