特許
J-GLOBAL ID：200903014950259821

半導体記憶装置

発明者：
太田 佳似

太田 佳似 について


出願人/特許権者：
シャープ株式会社

シャープ株式会社 について


代理人 (1件)： 青山 葆 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-274272
公開番号（公開出願番号）：特開平11-110987
出願日： 1997年10月07日
公開日（公表日）： 1999年04月23日
要約：
【要約】【課題】 隣接メモリセルからの干渉を最小に止めて1本のワード線に1ブロック8個で接続された全メモリセルを4回のセンス動作で読み出す。【解決手段】 1回の読み出しにおいて、放電信号disによって連続して配列された3本のメインビット線BLを放電し、放電メインビット線と充電メインビット線とにつながる2個のメモリセルを読み出しメモリセルとすることによって、読み出しメモリセルに対する両隣接メモリセルからのリーク電流の影響を最小限に止める。また、アジャスト信号awlによって活性化されるアジャストセルACのうち充電メインビット線のみに接続されるアジャストセルACをプログラムセルPとすることによって、充電メインビット線のみに接続されるメモリセルMCの保持データによるセンスメインビット線へのリーク電流のばらつきが少なくなる。
請求項（抜粋）：
マトリックス状に配列された複数の不揮発性メモリセルと各不揮発性メモリセルに接続されたビット線およびワード線を有すると共に、仮想グランド方式によって構成された半導体記憶装置において、上記ビット線を充電するための充電電源と、上記ビット線の夫々と上記充電電源とを断続する第1スイッチング素子と、接地された接地ラインと、上記ビット線と接地ラインとの間に接続された第2スイッチング素子と、連続して配列されたm本のビット線毎に、1本以上であり且つ(m-2)本以下である所定本数の連続して配列されたビット線の夫々と上記接地ラインとを断続するように上記第2スイッチング素子を制御する制御手段を備えたことを特徴とする半導体記憶装置。
IPC (4件)：
G11C 16/04 ,  G11C 16/06 ,  H01L 27/115 ,  H01L 27/10 481
FI (4件)：
G11C 17/00 622 C ,  H01L 27/10 481 ,  G11C 17/00 634 C ,  H01L 27/10 434
引用特許：
審査官引用 (2件)

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