保護回路、パルス発生回路および駆動回路

発明者：
出願人/特許権者：
代理人 (1件)：吉田茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-005566
公開番号（公開出願番号）：特開2001-196906
出願日： 2000年01月14日
公開日（公表日）： 2001年07月19日
要約：

【要約】【課題】 dv/dt過渡信号による誤動作を防止したパワーデバイスの駆動回路を実現する半導体装置において、セットリセットフリップフロップ回路へのセット信号およびリセット信号を同時に入力させない保護回路と、試験用にオン信号とオフ信号とを同時に発生させることのできるパルス発生回路とを実現する。【解決手段】保護回路26aを図のように構成する。B,Cにおける論理値の同時の変化はG101〜G105,G121〜G125の経路では5ゲート分遅れてNOR回路G13,G14に伝わる。一方、G111,G112の経路ではNOR回路G161およびインバータG162をも介するので、FaにおいてはFにおける論理値の変化が2ゲート分延長される。即ちFaにおいては、B,Cにおける論理値の変化が4ゲート分遅れて伝わり、変化時間を経過後、2ゲート分持続する。よって、NOR回路G13,G14が同時出力しない。

請求項（抜粋）：

パルス信号である第1および第2の入力信号が入力され、所定の遅延量を各々が有する複数の論理素子および遅延素子を含み、前記第1および第2の入力信号がそれぞれ前記複数の論理素子および遅延素子の一部を通過することにより複数の内部信号が生じ、前記複数の内部信号がそれぞれ前記複数の論理素子および遅延素子の一部を通過し、通過する論理素子および遅延素子の数または種類によって前記複数の内部信号のそれぞれが受ける遅延量が異なり、前記第1および第2の入力信号が互いにタイミングをずらして遷移した場合には、前記複数の論理素子の一部において前記複数の内部信号のそれぞれが論理演算されることにより、前記第1または第2の入力信号のそれぞれに応じて遷移する第1または第2の出力信号を出力し、前記第1および第2の入力信号が同じタイミングで遷移した場合には、前記複数の内部信号のそれぞれが受ける遅延量が異なることによって前記複数の論理素子の一部において前記複数の内部信号のそれぞれが打ち消されて出力されることにより、前記第1および第2の出力信号を遷移させない保護回路。

Fターム (5件)：

5J039FF15 , 5J039KK05 , 5J039KK10 , 5J039KK13 , 5J039MM16

引用特許：

審査官引用 (4件)

半導体装置
公報種別：公開公報出願番号：特願平8-004228 出願人：三菱電機株式会社
パルス発生回路
公報種別：公開公報出願番号：特願平10-062116 出願人：日本電信電話株式会社
パルス幅整形回路
公報種別：公開公報出願番号：特願平9-108447 出願人：株式会社アドバンテスト

全件表示

引用文献：

審査官引用 (1件)

「ディジタルIC回路の設計」, 1987, 62頁〜65頁

前のページに戻る