特許
J-GLOBAL ID：200903015019066021
半導体素子の配線形成方法
発明者：
出願人/特許権者：
代理人 (1件)：
清水 守 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-119830
公開番号（公開出願番号）：特開平9-306912
出願日： 1996年05月15日
公開日（公表日）： 1997年11月28日
要約：
【要約】【課題】 グレンサイズの増大化を図り、その金属の配向性も良くなり、エレクトロマイグレーションに強い配線を形成できる半導体素子の配線形成方法を提供する。【解決手段】 半導体素子における配線形成方法において、IC基板11上に絶縁膜12を設け、この絶縁膜12上にバリア層13,Al合金層14を形成する際に、主となる配線層(Al合金層)14を厚く形成する工程と、熱処理を行い、前記主となる配線層14のグレインサイズを大きくする工程と、CMP法を用いて、所定の膜厚まで配線層14を研磨エッチングする工程と、ホトリソ、エッチングにより配線パターンを形成する。
請求項（抜粋）：
(a)半導体基板上に絶縁膜を設け、該絶縁膜上に主となる配線層を厚く形成する工程と、(b)熱処理を行い、前記主となる配線層のグレインサイズを大きくする工程と、(c)CMP法を用いて、所定の膜厚まで前記配線層を研磨エッチングする工程と、(d)ホトリソ、エッチングにより配線パターンを形成することを特徴とする半導体素子の配線形成方法。
IPC (3件)：
H01L 21/3205
, H01L 21/28 301
, H01L 21/304 321
H01L 21/88 B
, H01L 21/28 301 R
, H01L 21/304 321 S
