特許

J-GLOBAL ID：200903015030680963

半導体装置の製造方法

発明者： 新村 俊樹
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 若林 忠
公報種別：公開公報
出願番号（国際出願番号）：特願平5-242571
公開番号（公開出願番号）：特開平7-106281
出願日： 1993年09月29日
公開日（公表日）： 1995年04月21日
要約：

【要約】 (修正有)【目的】 絶縁層下の導電体領域に通じる接続孔の空隙をできるだけ占有しないように、絶縁層および接続孔を覆うチタン層の厚さを均一に、かつ厚くできる半導体装置の製造方法を提供する。【構成】 導電体領域13が設けられた半導体基板11を覆う絶縁層14に、導電体領域へ通じる接続孔15を形成する第1の工程と、第1の工程の後、高温に半導体基板を加熱した状態で上記絶縁層上および接続孔にスパッタリング技術を用いて、チタン層16を形成する第2の工程と、第2の工程の後、窒素雰囲気中の熱処理により上記チタン層上に窒化チタン膜17を形成するのと同時に接続孔底部にチタンシリサイド層を形成する第3の工程と、均一タングステン気相成長法により、上記窒化チタン膜上にタングステン層を形成する第4の工程とからなる。

請求項（抜粋）：

半導体装置の製造方法において、導電体領域が設けられた半導体基板を覆う絶縁層に、導電体領域へ通じる接続孔を形成する第1の工程と、第1の工程の後、高温に半導体基板を加熱した状態で上記絶縁層上および接続孔にスパッタリング技術を用いて、チタン層を形成する第2の工程と、第2の工程の後、窒素雰囲気中の熱処理により上記チタン層上に窒化チタン膜を形成するのと同時に接続孔底部にチタンシリサイド層を形成する第3の工程と、 均一タングステン気相成長法により、上記窒化チタン膜上にタングステン層を形成する第4の工程とを有することを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 21/285 301 ,  H01L 21/3205 ,  H01L 21/768

FI (2件)：

H01L 21/88 R ,  H01L 21/90 D

引用特許：

審査官引用 (2件)

• シリサイド形成方法
  公報種別：公開公報   出願番号：特願平4-092390   出願人：ソニー株式会社
• 配線形成方法
  公報種別：公開公報   出願番号：特願平4-078346   出願人：ソニー株式会社