特許
J-GLOBAL ID：200903015249461779

不揮発性半導体記憶装置

発明者：
行川 敏正

行川 敏正 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (2件)： 伊丹 勝 ,  田村 和彦
公報種別：公開公報
出願番号（国際出願番号）：特願2007-001666
公開番号（公開出願番号）：特開2008-171481
出願日： 2007年01月09日
公開日（公表日）： 2008年07月24日
要約：
【課題】ゲート絶縁膜破壊型アンチヒューズ素子を記憶素子として利用した不揮発性半導体記憶装置において、書き込み動作から生じる低抵抗化の要求と、読み出し動作から生じる低容量化の要求とに応える。【解決手段】メモリセルアレイ2には、メモリセル1を行方向において選択するため複数のワード線WLpが配列されると共にと、メモリセル1からのデータ読み出しを行うためワード線WLpと直交する方向に読み出しビット線対RBLt、RBLcが配列される。さらに、メモリセル1へのデータ書き込みを行うため書き込みビット線WBLnも配列されている。読み出しビット線対RBLt、RBLcはセンスアンプ4に入力される。ビット線方向に並ぶ複数のメモリセル1のうち、偶数番目のものは読み出しビット線対RBLt、RBLcのうち前者に接続され、奇数番目のものは後者に接続される。【選択図】図1
請求項（抜粋）：
メモリセルをマトリクス状に配置して構成されるメモリセルアレイと、 前記メモリセルを行方向において選択するため前記メモリセルアレイに配列された複数のワード線と、 前記メモリセルからのデータ読み出しを行うため前記ワード線と直交する方向に配列された読み出しビット線対と、 前記メモリセルへのデータ書き込みを行うため前記ワード線と直交する方向に配列された書き込みビット線と、 前記読み出しビット線対に生じる電位差を増幅するセンスアンプと を備え、 前記読み出しビット線対を構成する正補の読み出しビット線のうち、いずれか一方が偶数番地のワード線に接続された前記メモリセルに接続される一方、他方が奇数番地のワード線に接続された前記メモリセルに接続された ことを特徴とする不揮発性半導体記憶装置。
IPC (5件)：
G11C 17/12 ,  G11C 17/18 ,  G11C 17/06 ,  H01L 21/824 ,  H01L 27/112
FI (4件)：
G11C17/00 304Z ,  G11C17/00 306Z ,  G11C17/06 Z ,  H01L27/10 433
Fターム (20件)：
5B125BA15 ,  5B125BA16 ,  5B125CA01 ,  5B125CA14 ,  5B125CA15 ,  5B125DA09 ,  5B125ED03 ,  5B125EE03 ,  5B125EE04 ,  5B125EE18 ,  5B125EJ09 ,  5F083CR14 ,  5F083GA02 ,  5F083GA03 ,  5F083LA03 ,  5F083LA05 ,  5F083LA07 ,  5F083LA10 ,  5F083LA12 ,  5F083LA16
引用特許：
審査官引用 (3件)
  • 半記憶密度ROM内蔵DRAM
    公報種別：公表公報   出願番号：特願2003-551785   出願人：マイクロン・テクノロジー・インコーポレイテッド
  • 特開平4-192459
  • 半導体記憶装置
    公報種別：公開公報   出願番号：特願平3-172261   出願人：株式会社東芝
引用文献：
審査官引用 (1件)

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