DRAMセル装置及びその製造方法

発明者： , ,
出願人/特許権者：
代理人 (1件)：山口巖
公報種別：公開公報
出願番号（国際出願番号）：特願平10-134226
公開番号（公開出願番号）：特開平10-313100
出願日： 1998年04月30日
公開日（公表日）： 1998年11月24日
要約：

【要約】【課題】メモリセルとして1トランジスタ・メモリセルを有し、1ギガビット世代に必要な集積密度に製造可能なDRAMセル装置を提供する。【解決手段】メモリセル当たり1つの縦型MOSトランジスタを備え、その第一のソース/ドレイン領域(S/D1)はそれぞれ2つの隣接したトランジスタに属し、1つのビット線(Bl)に接し、その第二のソース/ドレイン領域(S/D2)はメモリ交点(Sp)と接続され、そのゲート電極(G)はゲート酸化膜(I2)が接している2つの側面を備えている。

請求項（抜粋）：

メモリセルがそれぞれ読み出しトランジスタとメモリ・キャパシタとを備え、この読み出しトランジスタが半導体基板に集積された縦型MOSトランジスタであり、この縦型MOSトランジスタが2つの第一のソース/ドレイン領域(S/D1)を備え、これらの第一のソース/ドレイン領域は、前後に分離されてビット線(Bl)に沿って配置され、このビット線(Bl)に接し、かつそれぞれ1つの他の隣接した縦型MOSトランジスタに属し、2つのチャネル領域がそれぞれゲート酸化膜(I2)に接し、このゲート酸化膜(I2)が正確に2つの対向するゲート電極(G)の側面に接し、このゲート電極(G)が2つのチャネル領域の間に配置され、このゲート電極(G)がワード線(Wl)に沿って隣接する縦型MOSトランジスタによって互いに接続され、メモリ・キャパシタが縦型MOSトランジスタの第二のソース/ドレイン領域(S/D2)に接続されているメモリ交点(Sp)を備え、ゲート電極(G)とメモリ交点(Sp)とが互いに上下に配置されているDRAMセル装置。

IPC (2件)：

H01L 27/108 , H01L 21/8242

引用特許：

審査官引用 (5件)

半導体記憶装置およびその製造方法
公報種別：公開公報出願番号：特願平3-355619 出願人：沖電気工業株式会社
特開昭63-245954
特開昭63-245954

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