特許
J-GLOBAL ID：200903015552511436

不揮発性半導体記憶装置

発明者：
細野 浩司

細野 浩司 について

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今宮 賢一

今宮 賢一 について

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中村 寛

中村 寛 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 伊丹 勝
公報種別：公開公報
出願番号（国際出願番号）：特願2000-059051
公開番号（公開出願番号）：特開2001-250395
出願日： 2000年03月03日
公開日（公表日）： 2001年09月14日
要約：
【要約】【課題】 高速性能を損なうことなく、不良セルアレイでのリーク電流をより効果的に低減することを可能とした書き換え/読み出し回路のリセット方式を採用したEEPROMを提供する。【解決手段】 冗長回路方式を有するEEPROMにおいて、書き換え/読み出し回路13は各カラムの共通に配設された共通信号線COMiに接続される。共通信号線COMiの端部には、書き込み後のベリファイ読み出し動作でパス/フェイルの一括判定を行う一括判定信号線LSENLが設けられ、この一括判定信号線LSENLと各カラムの共通信号線COMiの間には、不良カラムを一括判定動作から除外するための不良カラム非検出用のフューズFが配置される。このフューズFの切断、非切断に応じて、書き換え/読み出し回路13のラッチ回路のリセット状態を制御するために、リセット制御回路81が設けられている。
請求項（抜粋）：
電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、このメモリセルアレイの不良メモリセルを置換する冗長セルアレイを備えた不良救済回路と、前記メモリセルアレイに同時に書き込むべきデータを一時保持するラッチ回路を備えた複数ビット分の書き換え/読み出し回路と、前記メモリセルアレイのデータ書き換え動作、データ書き換えの確認読み出し動作及びデータ読み出し動作を制御する制御回路と、前記確認読み出し動作において前記複数ビット分の書き換え/読み出し回路の保持データに基づいてパス/フェイルの一括判定を行うための一括判定信号線と、この一括判定信号線と前記各書き換え/読み出し回路の間に設けられて不良カラムの書き換え/読み出し回路を前記一括判定信号線から切り離すための不良カラム非検出スイッチ回路と、この不良カラム非検出スイッチ回路の導通状態に応じて前記各書き換え/読み出し回路のリセット状態を制御するリセット制御回路とを有することを特徴とする不揮発性半導体記憶装置。
IPC (4件)：
G11C 29/00 603 ,  G06F 12/16 310 ,  G11C 16/04 ,  G11C 16/06
FI (6件)：
G11C 29/00 603 M ,  G06F 12/16 310 P ,  G11C 17/00 622 E ,  G11C 17/00 631 ,  G11C 17/00 634 G ,  G11C 17/00 639 A
Fターム (26件)：
5B018GA03 ,  5B018GA06 ,  5B018HA01 ,  5B018JA24 ,  5B018KA01 ,  5B018KA13 ,  5B018KA16 ,  5B018KA23 ,  5B018NA06 ,  5B018QA06 ,  5B018RA11 ,  5B025AA03 ,  5B025AB01 ,  5B025AC01 ,  5B025AD00 ,  5B025AD04 ,  5B025AD05 ,  5B025AD11 ,  5B025AE05 ,  5B025AE06 ,  5L106AA10 ,  5L106CC04 ,  5L106CC17 ,  5L106CC21 ,  5L106CC26 ,  5L106EE02
引用特許：
出願人引用 (2件) 審査官引用 (2件)

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