特許
J-GLOBAL ID：200903015707292540

クロック生成回路とクロック生成方法

発明者：
黒澤 泰彦

黒澤 泰彦 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 須山 佐一
公報種別：公開公報
出願番号（国際出願番号）：特願平11-318771
公開番号（公開出願番号）：特開2001-134340
出願日： 1999年11月09日
公開日（公表日）： 2001年05月18日
要約：
【要約】【課題】 LSIを安定にかつその実力がより高く発揮されるように動作させることのできるクロック生成回路を提供する。【解決手段】 この出願に開示されたクロック生成回路は、DPPL回路に、外部入力の基準クロックを逓倍の周波数に変換して遅延ゲート110に入力するVCO300を設ける。DPLL回路の機能を用いてVCO300の動作クロックと位相が一致する出力端子(出力タップ)を選択し、この選択された出力タップ位置と現在のVCO発振周波数とから次の最適なVCO発振周波数を決定し、切り替える。
請求項（抜粋）：
基準クロックを逓倍の周波数に変換する周波数変換回路と、直列に接続された複数の遅延素子で構成され、前記周波数変換回路の出力を入力する入力端子と遅延時間の異なる出力を得る複数の出力端子を有する遅延回路と、前記遅延回路から出力を取り出す出力端子を選択する選択回路と、前記選択回路によって選択された出力端子より取り出された信号と前記基準クロックとの位相を比較する位相比較回路と、前記周波数変換回路の逓倍比、前記選択回路によって選択された出力端子および前記位相比較の結果に応じて前記周波数変換回路の逓倍比を制御する制御手段とを有することを特徴とするクロック生成回路。
IPC (3件)：
G06F 1/08 ,  H03K 5/13 ,  H03L 7/081
FI (3件)：
H03K 5/13 ,  G06F 1/04 320 B ,  H03L 7/08 J
Fターム (31件)：
5B079AA07 ,  5B079BA04 ,  5B079BC03 ,  5B079DD06 ,  5J001AA05 ,  5J001BB00 ,  5J001BB05 ,  5J001BB08 ,  5J001BB12 ,  5J001BB14 ,  5J001BB20 ,  5J001CC03 ,  5J001DD01 ,  5J001DD02 ,  5J001DD03 ,  5J001DD09 ,  5J106AA04 ,  5J106CC01 ,  5J106CC21 ,  5J106CC54 ,  5J106CC58 ,  5J106DD09 ,  5J106DD33 ,  5J106DD38 ,  5J106FF07 ,  5J106GG01 ,  5J106HH01 ,  5J106HH10 ,  5J106KK12 ,  5J106KK13 ,  5J106KK14
引用特許：
出願人引用 (3件) 審査官引用 (3件)

前のページに戻る

TOP

BOTTOM