特許
J-GLOBAL ID：200903016112618758

半導体装置及びその動作方法

発明者：
鮎川 一重

鮎川 一重 について

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三浦 誓士

三浦 誓士 について

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齊藤 良和

齊藤 良和 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (1件)： 作田 康夫
公報種別：公開公報
出願番号（国際出願番号）：特願2000-161123
公開番号（公開出願番号）：特開2001-344967
出願日： 2000年05月26日
公開日（公表日）： 2001年12月14日
要約：
【要約】【課題】記憶容量が大きくかつデータ保持電流の少ないメモリを安価に実現すること。【解決手段】不揮発性メモリ、SRAM、DRAM、制御回路を一つのパッケージにモジュール化する。制御回路によってSRAMへのアドレスとDRAMへのアドレスを割り当て、長期間保持することが必要なデータはSRAMへ保管する。DRAMは複数のバンクを2つの組に分けて同じアドレス空間にマッピングし、組毎にリフレッシュを交代で行う。これら複数のチップは相互に積層して配置され、BGAやチップ間ボンディングによって配線される。【効果】DRAMへの外部からリフレッシュを行う必要の無い大容量メモリが実現される。また、データ保持領域とワークエリアを設定してそれぞれ電源制御を行うことによってデータ保持電流の低減がはかれる。更に、複数の半導体チップを一つの封止体に実装することによって小型化が図れる。
請求項（抜粋）：
第1キャパシタと第1MISFETをそれぞれに持つ複数の第1メモリセルを含む第1メモリブロックと、第2キャパシタと第2MISFETをそれぞれに持つ複数の第2メモリセルを含む第2メモリブロックと、前記第1及び第2メモリブロックで共用されるコマンド信号入力のための第1ノード、アドレス信号入力のための第2ノード、及びデータ入出力のための第3ノードとを有するメモリと、前記メモリに対するコマンド信号を出力するためのに設けられ前記メモリの前記第1ノードに結合される第4ノードと、前記メモリに対するアドレスを出力するために設けられ前記第2ノードに結合される第5ノードと、前記第3ノードに結合される第6ノードと、アクセス要求信号を受けるための第7ノードと、アクセスアドレスを受けるための第8ノードとを有するメモリコントローラとを備え、前記メモリコントローラは、第1期間において前記第8ノードに第1アクセスアドレスが入力された際には前記メモリの前記第1メモリブロックに対するコマンド信号及び第1アドレスを前記第4及び第5ノードから出力するとともに、第2期間において前記第8ノードに前記第1アクセスアドレスが入力された際には前記メモリの前記第2メモリブロックに対するコマンド信号及び前記第1アドレスを前記第4及び第5ノードから出力することを特徴とする半導体装置。
IPC (10件)：
G11C 11/406 ,  G11C 11/41 ,  G11C 11/401 ,  G11C 11/407 ,  G11C 11/403 ,  G11C 16/04 ,  H01L 25/04 ,  H01L 25/18 ,  H01L 25/065 ,  H01L 25/07
FI (9件)：
G11C 11/34 363 K ,  G11C 11/34 Z ,  G11C 11/34 362 H ,  G11C 11/34 362 S ,  G11C 11/34 363 M ,  G11C 11/34 371 K ,  G11C 17/00 625 ,  H01L 25/04 Z ,  H01L 25/08 Z
Fターム (25件)：
5B015HH01 ,  5B015HH03 ,  5B015HH04 ,  5B015JJ03 ,  5B015JJ05 ,  5B015JJ07 ,  5B015JJ31 ,  5B015JJ32 ,  5B015JJ35 ,  5B015JJ36 ,  5B015PP01 ,  5B015PP03 ,  5B015PP06 ,  5B015PP07 ,  5B015PP08 ,  5B024AA01 ,  5B024AA07 ,  5B024CA16 ,  5B024CA21 ,  5B024DA08 ,  5B024DA18 ,  5B025AC05 ,  5B025AE00 ,  5B025AE06 ,  5B025AF04
引用特許：
審査官引用 (4件)
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