特許

J-GLOBAL ID：200903016192347695

半導体記憶装置

発明者： 佐藤 孝行
出願人/特許権者： シャープ株式会社
代理人 (1件)： 青山 葆 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-033867
公開番号（公開出願番号）：特開2000-235798
出願日： 1999年02月12日
公開日（公表日）： 2000年08月29日
要約：

【要約】【課題】 メモリーに格納されたデータを高い信頼性で高速に読み出すことができる半導体記憶装置を提供する。【解決手段】 この半導体記憶装置は、リファレンスレベル突き上げ回路29を構成するMOSトランジスタ19Aを、テールバイアス信号線106とリファレンスレベル入力線103の間に接続した。したがって、このリファレンスレベル突き上げ回路29は、既存のテールバイアス信号線106のテールバイアスTLBIASの電圧上昇を利用して、リファレンスレベル入力線103の電圧降下ノイズを相殺できる。したがって、チップ面積の増大を招くことなく、メモリーに格納されたデータを高い信頼性で高速に読み出すことができる。

請求項（抜粋）：

差動式センスアンプと、上記差動式センスアップの電流制御トランジスタを制御するテールバイアス制御回路を有するセンスブロックと、データを格納するメインメモリセルを有するメインブロックと、読み出そうとするメインメモリセルのデータが0であるか1であるかを判定するための比較用リファレンスセルを有するリファレンスブロックとを備え、上記リファレンスブロックから上記センスブロックの差動式センスアンプのMOSトランジスタにリファレンスレベルを入力するリファレンスレベル入力線と、上記テールバイアス制御回路から上記差動式センスアンプの電流制御トランジスタにテールバイアス信号を入力するテールバイアス信号入力線との間に、上記MOSトランジスタの寄生容量によって生ずるリファレンスレベル入力線の電圧降下ノイズをキャンセルするリファレンスレベル突き上げ回路を接続したことを特徴とする半導体記憶装置。

FI (2件)：

G11C 17/00 634 E ,  G11C 17/00 632 Z

Fターム (5件)：

5B025AA01 ,  5B025AC01 ,  5B025AD06 ,  5B025AE05 ,  5B025AE08

引用特許：

出願人引用 (3件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平7-316940   出願人：シャープ株式会社
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平3-290076   出願人：株式会社東芝
• 特開平4-298896