特許

J-GLOBAL ID：200903016300308332

半導体装置およびその製造方法

発明者： 中山 創
出願人/特許権者： ソニー株式会社
代理人 (1件)： 志賀 富士弥 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-105487
公開番号（公開出願番号）：特開2002-299634
出願日： 2001年04月04日
公開日（公表日）： 2002年10月11日
要約：

【要約】【課題】 完全空乏型SOI MOSFETのシリコン層膜厚に起因するしきい値ばらつきを抑制する。【解決手段】 シリコン基板1の上に埋込み酸化膜2とシリコン層3を順次設けたSOI構造のシリコン層3を通して埋込み酸化膜2中にシリコンイオンを注入しシリコンイオン到達距離に固定酸化膜電荷層4を作成し、シリコン層3の上にゲート酸化膜5を介してゲート電極を設ける。固定酸化膜電荷層4はシリコン層膜厚が厚くなればなるほどSOI MOSFETのしきい値を下げる機能を有するので、シリコン層3膜厚のばらつきによるしきい値電圧への影響が少ないSOI MOSFETが得られる。

請求項（抜粋）：

シリコン基板上に埋込酸化膜層とシリコン層が順次形成されてなるSOI構造を有するSOI MOSFETにおいて、前記埋込み酸化膜の中に固定酸化膜電荷層が設けられていることを特徴とする半導体装置。

IPC (3件)：

H01L 29/786 ,  H01L 21/265 ,  H01L 21/316

FI (3件)：

H01L 21/316 P ,  H01L 29/78 626 C ,  H01L 21/265 Y

Fターム (16件)：

5F058BA20 ,  5F058BD03 ,  5F058BD04 ,  5F058BH15 ,  5F058BJ04 ,  5F058BJ10 ,  5F110AA08 ,  5F110CC01 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110DD24 ,  5F110DD25 ,  5F110DD30 ,  5F110GG02 ,  5F110GG12

引用特許：

審査官引用 (2件)

• CMOS回路素子及びSOIMOSFETの製造方法
  公報種別：公開公報   出願番号：特願平3-306577   出願人：日本電気株式会社
• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願平7-098718   出願人：旭化成工業株式会社