特許

J-GLOBAL ID：200903016325675232

半導体装置の製造方法及び半導体装置

発明者： 小川 高弘
出願人/特許権者： シャープ株式会社
代理人 (1件)： 野河 信太郎
公報種別：公開公報
出願番号（国際出願番号）：特願平11-219969
公開番号（公開出願番号）：特開2001-044393
出願日： 1999年08月03日
公開日（公表日）： 2001年02月16日
要約：

【要約】 (修正有)【課題】 新たなマスク工程を増やすことなく、耐圧仕様の厳しい周辺回路部におけるトランジスタのサイドウォールに比較して、メモリセル部におけるトランジスタのサイドウォールを薄膜化して、周辺回路部でのトランジスタの耐圧仕様を確保し、メモリセル部の高集積化及び微細化を実現する。【解決手段】 同一半導体基板上のメモリセル部と周辺回路部とに複数のトランジスタ(Tr)を備える半導体装置の製造に際して、(a)前記周辺回路部にTrのゲートを形成し、(b)該ゲート側壁に第1サイドウォールスペーサ(SD)を形成し、(c)前記メモリセル部にTrのゲートを形成し、(d)前記周辺回路部及びメモリセル部におけるゲート側壁に第2SDを形成することにより、前記周辺回路部のTrにはデュアルSDを、前記メモリセル部のTrにはシングルSDをそれぞれ形成する半導体装置の製造方法。

請求項（抜粋）：

同一半導体基板上のメモリセル部と周辺回路部とにそれぞれ複数のトランジスタを備える半導体装置の製造に際して、(a)前記周辺回路部にトランジスタのゲートを形成し、(b)該ゲート側壁に第1サイドウォールスペーサを形成し、(c)前記メモリセル部にトランジスタのゲートを形成し、(d)前記周辺回路部及びメモリセル部におけるゲート側壁に第2サイドウォールスペーサを形成することにより、前記周辺回路部のトランジスタにはデュアルサイドウォールスペーサを、前記メモリセル部のトランジスタにはシングルサイドウォールスペーサをそれぞれ形成することを特徴とする半導体装置の製造方法。

IPC (5件)：

H01L 27/115 ,  H01L 27/10 481 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (3件)：

H01L 27/10 434 ,  H01L 27/10 481 ,  H01L 29/78 371

Fターム (24件)：

5F001AA25 ,  5F001AB08 ,  5F001AD44 ,  5F001AD51 ,  5F001AG10 ,  5F001AG40 ,  5F083EP02 ,  5F083EP23 ,  5F083EP55 ,  5F083EP62 ,  5F083EP63 ,  5F083GA09 ,  5F083GA24 ,  5F083JA35 ,  5F083JA39 ,  5F083JA53 ,  5F083MA06 ,  5F083MA16 ,  5F083MA20 ,  5F083PR43 ,  5F083PR53 ,  5F083ZA05 ,  5F083ZA06 ,  5F083ZA07

引用特許：

審査官引用 (4件)

• 不揮発性半導体記憶装置の製造方法
  公報種別：公開公報   出願番号：特願平3-261507   出願人：松下電子工業株式会社
• 特開平3-057279
  
• 半導体集積回路装置とその製造方法
  公報種別：公開公報   出願番号：特願平7-061333   出願人：富士通株式会社
• 特開平3-057279