半導体装置およびその製造方法

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出願人/特許権者：
代理人 (1件)：作田康夫
公報種別：公開公報
出願番号（国際出願番号）：特願平11-266668
公開番号（公開出願番号）：特開2001-094094
出願日： 1999年09月21日
公開日（公表日）： 2001年04月06日
要約：

【要約】【課題】ドレインオフセット領域を有する高周波増幅用MOSFETにおいて、微細化およびオン抵抗低減を図る。【解決手段】ソース領域10、ドレイン領域9およびリーチスルー層3(4)上に電極引き出し用の導体プラグ13(p1)が設けられている。その導体プラグ13(p1)にそれぞれ第1層配線11s、11d(M1)が接続され、さらにそれら第1層配線11s、11d(M1)に対して、導体プラグ13(p1)上で裏打ち用の第2層配線12s、12dが接続されている。

請求項（抜粋）：

第1導電型の半導体基板と、上記半導体基板の上面に形成された第1導電型の半導体層と、上記半導体層の主面一部に、チャネルが形成される領域を挟んで互いに離間して位置した、上記第1導電型とは反対の第2導電型の第1、第2領域と、上記第2領域はチャネルが形成される領域に接する低濃度領域と上記低濃度領域に接する高濃度領域とから成り、上記チャネル領域上部にゲート絶縁膜を介して形成されたゲート電極と、上記半導体層の主面他部に第1領域および上記半導体基板に接するように形成された第1導電型のリーチスルー層と、上記ゲート電極、上記第1領域、上記第2領域および上記リーチスルー層上を覆う第1絶縁膜と、上記第1絶縁膜内に設けられた開口を介して上記第1領域、上記第2領域の高濃度領域および上記リーチスルー層にそれぞれ接続された、第1導体プラグ、第2導体プラグおよび第3導体プラグと、上記第1導体プラグと第3プラグとに接続された第1導体層、および上記第2導体プラグに接続された第2導体層と、そして上記半導体基板の下面に接続された第3導体層とから成ることを特徴とする半導体装置。

IPC (3件)：

H01L 29/78 , H01L 21/8234 , H01L 27/088

FI (7件)：

H01L 29/78 301 W , H01L 27/08 102 F , H01L 29/78 301 S , H01L 29/78 301 K , H01L 29/78 652 L , H01L 29/78 652 Z , H01L 29/78 657 B

Fターム (38件)：

5F040DA01 , 5F040DA22 , 5F040DB06 , 5F040EB02 , 5F040EB11 , 5F040EC01 , 5F040EC07 , 5F040EC13 , 5F040EC17 , 5F040ED01 , 5F040ED03 , 5F040ED04 , 5F040ED09 , 5F040EF13 , 5F040EF18 , 5F040EH02 , 5F040EH07 , 5F040EJ03 , 5F040FA16 , 5F040FC10 , 5F048AA05 , 5F048AA08 , 5F048AC06 , 5F048BA02 , 5F048BB05 , 5F048BB08 , 5F048BB11 , 5F048BB12 , 5F048BC03 , 5F048BC07 , 5F048BC12 , 5F048BD05 , 5F048BE08 , 5F048BF01 , 5F048BF07 , 5F048BG01 , 5F048BG12 , 5F048CC06

引用特許：

審査官引用 (4件)

絶縁ゲート半導体装置
公報種別：公開公報出願番号：特願平6-326010 出願人：株式会社日立製作所
特開昭63-205951
半導体装置
公報種別：公開公報出願番号：特願平9-046164 出願人：日本電気株式会社

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