特許
J-GLOBAL ID：200903016732825524
半導体装置の搬送方法および半導体装置の製造方法
発明者：
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出願人/特許権者：
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代理人 (1件)：
筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2004-132336
公開番号（公開出願番号）：特開2005-197628
出願日： 2004年04月28日
公開日（公表日）： 2005年07月21日
要約：
【課題】 半導体チップがトレイに張り付くのを防止する。【解決手段】 半導体チップ2を収容するための断面凹状の複数の収容部1c,1eが主面および裏面に形成されたトレイ1を複数段積み重ねた時に、下段のトレイ1の主面の収容部1cと、上段のトレイ1の裏面の収容部1eとが重なったところに形成される空間に半導体チップ2を収容した状態で搬送する搬送方法において、上段のトレイ1の裏面の収容部1eの底面に、半導体チップ2に接しないような高さの孤立状の突起1fを分散させて配置した。これにより、半導体チップ2が上段のトレイ1の裏面に張り付いてしまう現象を防止できる。【選択図】 図7
請求項（抜粋）：
(a)主面に第1収容部を持ち、かつ、前記主面とは反対側の裏面に第2収容部を持つトレイを複数枚用意する工程と、
(b)前記トレイを複数段に積み重ねた時に下段のトレイの主面の前記第1収容部と、上段のトレイの裏面の前記第2収容部とが重なる位置に形成される空間に、薄型化処理が施された半導体チップを収容した状態で所望の場所に搬送する工程とを有し、
前記トレイの裏面の前記第2収容部の前記半導体チップに対向する底面には、前記半導体チップに接しない高さの突起が設けられており、
前記第2収容部の底面中の前記突起の総占有面積は、前記第2収容部の底面のうちの前記突起が形成されていない領域の総面積以下とされていることを特徴とする半導体装置の搬送方法。
IPC (2件)：
FI (3件)：
H01L21/68 U
, B65D85/38 J
, B65D21/02 A
3E006AA01
, 3E006BA10
, 3E006CA01
, 3E006DA01
, 3E006DB01
, 3E096AA09
, 3E096BA09
, 3E096BB05
, 3E096CA06
, 3E096CB02
, 3E096CC02
, 3E096DA04
, 3E096DA23
, 3E096DB02
, 3E096DB06
, 3E096DC01
, 3E096EA02X
, 3E096FA09
, 3E096FA28
, 3E096FA31
, 3E096FA40
, 3E096GA03
, 3E096GA05
, 5F031CA13
, 5F031DA05
, 5F031EA02
, 5F031EA19
, 5F031EA20
, 5F031FA02
, 5F031FA09
, 5F031MA33
, 5F031PA30
