特許

J-GLOBAL ID：200903016897603968

半導体装置の試験方法および半導体装置の製造方法

発明者： 荒木 佳子 ,  森 誠一 ,  加藤 弘康
出願人/特許権者： 株式会社東芝
代理人 (1件)： 佐藤 強
公報種別：公開公報
出願番号（国際出願番号）：特願平10-160579
公開番号（公開出願番号）：特開平11-354601
出願日： 1998年06月09日
公開日（公表日）： 1999年12月24日
要約：

【要約】【課題】 不揮発性メモリの製造工程で受けたダメージに起因して発生する電荷トラップで回復可能なものでも、スクリーニング試験で不良となってしまうのを解消する。【解決手段】 EPROMはウエハ製造工程で受けるダメージでゲートの酸化膜中に電荷のトラップが発生することがある。このトラップされている電荷は、欠陥性の不良の場合と回復可能なものとがある。アニール工程P3を300°Cで20時間実施すると、回復可能なものについてはトラップされている電荷が放出されて回復する。欠陥性の電荷のトラップは回復不能であるので残存する。この後、スクリーニング工程P6を実施すると、欠陥性の電荷のトラップに起因した不良を確実に判定できる。

請求項（抜粋）：

不揮発性半導体記憶装置に製造工程にて発生する欠陥性の電荷保持不良を発見するための半導体装置の試験方法において、前記電荷保持不良を発見するための電荷保持特性試験工程を実施するに先だって、前記電荷保持不良と同様に振る舞う回復可能な非欠陥性の電荷のトラップを放出するためのアニール工程を実施するようにしたことを特徴とする半導体装置の試験方法。

IPC (7件)：

H01L 21/66 ,  G01R 31/28 ,  G11C 29/00 673 ,  H01L 27/115 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (6件)：

H01L 21/66 W ,  H01L 21/66 N ,  G11C 29/00 673 F ,  G01R 31/28 B ,  H01L 27/10 434 ,  H01L 29/78 371

引用特許：

審査官引用 (4件)

• 半導体記憶装置の試験方法
  公報種別：公開公報   出願番号：特願平3-223424   出願人：ローム株式会社
• 特開昭64-082539
  
• 半導体基板検査装置
  公報種別：公開公報   出願番号：特願平3-313655   出願人：九州日本電気株式会社
• 特開昭64-082539