特許

J-GLOBAL ID：200903017589684767

半導体装置及びその製造方法

発明者： 高橋 寿史
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 加藤 朝道
公報種別：公開公報
出願番号（国際出願番号）：特願平10-360357
公開番号（公開出願番号）：特開2000-183342
出願日： 1998年12月18日
公開日（公表日）： 2000年06月30日
要約：

【要約】【課題】短チャネル効果を抑制し、コンタクトとシリコン基板間のリークを防止することができる半導体装置及びその製造方法の提供。【解決手段】ソースドレイン領域(図1の3)とシリコン酸化膜(図1の4)とシリコン窒化膜(図1の5)とがこの順に形成されたシリコン基板に、これらを貫通しソースドレイン領域を分断する溝を備え、溝の内部には、その側壁から離間するように形成された柱状のゲート電極(図1の9)を有し、溝底部のゲート電極が配設されていない領域にLDD領域(図1の10)を形成することにより、ゲート長の縮小化に伴う短チャネル効果を抑制する。

請求項（抜粋）：

半導体基板に形成されたソース/ドレイン層を分断し、前記半導体基板に達する深さの溝を有し、前記溝の内部で、かつ、該溝の側壁と離間した位置に柱状のゲート電極が配設されている、ことを特徴とする半導体装置。

IPC (2件)：

H01L 29/78 ,  H01L 21/336

FI (3件)：

H01L 29/78 301 Y ,  H01L 29/78 301 V ,  H01L 29/78 301 X

Fターム (13件)：

5F040DA00 ,  5F040DC01 ,  5F040EC07 ,  5F040EE04 ,  5F040EF01 ,  5F040EF02 ,  5F040EH02 ,  5F040EH07 ,  5F040EK05 ,  5F040FC00 ,  5F040FC10 ,  5F040FC22 ,  5F040FC28

引用特許：

審査官引用 (5件)

• 特開昭63-211762
  
• MOS-FET製造方法
  公報種別：公開公報   出願番号：特願平7-000039   出願人：現代電子産業株式会社
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平3-182785   出願人：日本電気株式会社
• 特開昭63-086569
  
• 特開平4-259258