特許
J-GLOBAL ID：200903017664881379

半導体記憶装置及びその製造方法

発明者：
荒井 雅利

荒井 雅利 について


出願人/特許権者：
松下電器産業株式会社

松下電器産業株式会社 について


代理人 (1件)： 前田 弘 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-039480
公開番号（公開出願番号）：特開2003-243543
出願日： 2002年02月18日
公開日（公表日）： 2003年08月29日
要約：
【要約】【課題】 半導体基板上に、トラップ膜に電荷を蓄積することにより情報を記憶するメモリ素子と、論理回路とを備えた半導体記憶装置を製造する方法において、論理回路領域のトラップ膜を除去するエッチング工程で、トレンチ素子分離の側面に残渣が発生しないようにする。【解決手段】 半導体基板100上にトラップ膜103を堆積した後、該トラップ膜103における論理回路領域に堆積されている部分を除去し、その後、半導体基板100上に第1の導電膜106を堆積する。次に、第1の導電膜106及び半導体基板100に対して選択的エッチングを行なって、論理回路領域に素子分離溝を形成した後、該素子分離溝に絶縁膜を埋め込んで、トレンチ素子分離108を形成する。次に、半導体基板100上に第2の導電膜を堆積して、互いに分離された第1の導電膜106同士を第2の導電膜109により電気的に接続する。
請求項（抜粋）：
半導体基板上に、トラップ膜に電荷を蓄積することにより情報を記憶するメモリ素子と、論理回路とを備えた半導体記憶装置であって、前記論理回路を構成するゲート電極は、論理回路領域に形成されているトレンチ素子分離により互いに分離されていると共に、それぞれの上面の高さ位置が前記トレンチ素子分離の上面の高さ位置とほぼ等しい複数の第1の導電膜と、前記トレンチ素子分離及び前記複数の第1の導電膜の上に掛けて形成され、前記複数の第1の導電膜同士を電気的に接続する第2の導電膜とからなることを特徴とする半導体記憶装置。
IPC (6件)：
H01L 21/8247 ,  H01L 21/027 ,  H01L 27/10 461 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792
FI (4件)：
H01L 27/10 461 ,  H01L 27/10 434 ,  H01L 29/78 371 ,  H01L 21/30 502 M
Fターム (25件)：
5F046AA20 ,  5F046EA13 ,  5F046EA14 ,  5F046EA15 ,  5F046EA19 ,  5F046EB01 ,  5F046EB05 ,  5F083EP17 ,  5F083EP18 ,  5F083EP23 ,  5F083JA33 ,  5F083NA01 ,  5F083NA02 ,  5F083NA06 ,  5F083PR01 ,  5F083PR43 ,  5F083PR53 ,  5F083ZA05 ,  5F083ZA12 ,  5F101BA45 ,  5F101BB05 ,  5F101BD35 ,  5F101BD37 ,  5F101BH21 ,  5F101BH30
引用特許：
審査官引用 (3件)

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