特許

J-GLOBAL ID：200903083281448208

半導体装置及びその製造方法

発明者： 黒井 隆 ,  酒井 舞子 ,  堀田 勝之 ,  佐山 弘和
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-243993
公開番号（公開出願番号）：特開平11-087488
出願日： 1997年09月09日
公開日（公表日）： 1999年03月30日
要約：

【要約】【課題】 溝型素子分離を有する半導体装置において、装置性能を悪化させることなく精度の良いアライメントが行える半導体装置およびその製造方法を得る。【解決手段】 溝10Aのエッジ部近傍領域はダミーゲート電極14Aが形成されているため、エッチング残が発生しない構造となる。加えて、シリコン酸化膜2Aの表面とシリコン基板1の表面との間の高低差を反映してダミーゲート電極部14Aの表面に高低差が形成されているため、ダミーゲート電極14A自体をアライメントマークとして用いることもできる。

請求項（抜粋）：

溝型の素子分離構造によって半導体素子間が素子分離される半導体装置であって、半導体基板と、前記半導体基板に形成され、その上層部に第1の溝と前記第1の溝内の下層部に形成されたアライメントマーク溝内絶縁膜とを有するアライメントマーク領域とを備え、前記アライメントマーク溝内絶縁膜の表面高さが前記半導体基板の表面高さよりも低く、前記半導体基板に形成され、複数の半導体素子間を絶縁分離する素子分離用絶縁膜を有する素子形成領域をさらに備え、前記素子分離用絶縁膜は前記半導体基板の上層部に形成された第2の溝内に充填され、前記第1の溝の少なくともエッジ部近傍領域を覆って形成される第1のダミー層をさらに備える、半導体装置。

IPC (4件)：

H01L 21/76 ,  H01L 21/027 ,  H01L 27/108 ,  H01L 21/8242

FI (3件)：

H01L 21/76 L ,  H01L 21/30 502 M ,  H01L 27/10 681 D

引用特許：

出願人引用 (4件)

• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平9-210626   出願人：株式会社東芝
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平9-093677   出願人：三菱電機株式会社
• シャロートレンチ形成方法
  公報種別：公開公報   出願番号：特願平3-155765   出願人：ソニー株式会社
• トレンチ素子分離方法
  公報種別：公開公報   出願番号：特願平9-334150   出願人：三星電子株式会社