特許
J-GLOBAL ID：200903017913506222
不揮発性メモリ装置の製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
服部 雅紀
公報種別：公開公報
出願番号（国際出願番号）：特願平11-268744
公開番号（公開出願番号）：特開2000-106423
出願日： 1999年09月22日
公開日（公表日）： 2000年04月11日
要約：
【要約】【課題】 不揮発性メモリ装置の製造方法を提供する。【解決手段】 セルアレー部及び周辺回路部を有する半導体基板100上に素子分離層210を形成し、トンネル酸化層150を介する浮遊ゲートパターンを覆う層間絶縁層を形成する。半導体基板100上にゲート酸化層を介して覆うコントロールゲート層を形成し、パタニングしてセルアレー部にコントロールゲート、層間絶縁層パターン及び浮遊ゲートを形成する。コントロールゲート層をイオン注入マスクとして半導体基板に第1不純物層810を形成し、コントロールゲート層をパタニングして周辺回路部にゲートを形成する。フォトレジストパターンをイオン注入マスクとして半導体基板に第2不純物層を形成し、第3不純物層を形成する。
請求項（抜粋）：
セルアレー部及び周辺回路部を有する半導体基板上に素子分離層を形成する段階と、前記周辺回路部の前記半導体基板上に露出する前記セルアレー部に前記半導体基板上にトンネル酸化層を介する浮遊ゲートパターン、ならびに前記浮遊ゲートパターンを覆う層間絶縁層を形成する段階と、前記層間絶縁層を覆って前記周辺回路部の半導体基板上にゲート酸化層を介して覆うコントロールゲート層を形成する段階と、前記周辺回路部保護されるように前記周辺回路部を覆う前記コントロールゲート層の一部を残し、前記セルアレー部の前記コントロールゲート層、前記層間絶縁層及び前記浮遊ゲートパターンを順次パタニングし前記セルアレー部にコントロールゲート、層間絶縁層パターン及び浮遊ゲートを形成する段階と、前記コントロールゲート及び前記周辺回路部を覆う前記コントロールゲート層をイオン注入マスクとして前記浮遊ゲートに隣接する前記半導体基板に第1不純物を第1イオン注入し低濃度の第1不純物層を形成する段階と、前記セルアレー部を遮蔽するフォトレジストパターンを介して前記周辺回路部の前記コントロールゲート層をパタニングし前記周辺回路部にゲートを形成する段階と、前記フォトレジストパターンをイオン注入マスクとして前記ゲートに隣接する前記半導体基板に第2不純物を第2イオン注入して低濃度の第2不純物層を形成する段階と、前記セルアレー部の前記浮遊ゲート及び前記コントロールゲートの側壁を覆い、かつ前記周辺回路部の前記ゲートの側壁を覆い前記半導体基板が露出するようなスペーサを形成する段階と、前記スペーサをイオン注入マスクとして露出している前記半導体基板に第3不純物を第3イオン注入し前記第1不純物層及び前記第2不純物層に積層される高濃度の第3不純物層を形成する段階と、を含むことを特徴とする不揮発性メモリ装置の製造方法。
IPC (5件)：
H01L 27/115
, H01L 27/10 481
, H01L 21/8247
, H01L 29/788
, H01L 29/792
H01L 27/10 434
, H01L 27/10 481
, H01L 29/78 371
