特許

J-GLOBAL ID：200903017934511080

半導体装置の製造方法及び半導体装置

発明者： 波多 俊幸 ,  清水 一男 ,  芦田 喜章 ,  河野 賢哉
出願人/特許権者： 株式会社ルネサステクノロジ
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2006-215797
公開番号（公開出願番号）：特開2008-042007
出願日： 2006年08月08日
公開日（公表日）： 2008年02月21日
要約：

【課題】半導体装置でリード部分を封止体から部分的に露出させる構成を採用することなく、リード部分からの放熱特性の向上を図る。【解決手段】一枚の導電性フレーム10上に半導体チップを搭載し、その状態で導電性フレーム10を折り曲げて、導電性フレーム10内に半導体チップを内包させる。内包させる際に、半導体チップに形成したソース電極、ドレイン電極、ゲート電極と、導電性フレーム10とを電気的に接続させ、その後に、導電性フレーム10と半導体チップとの隙間に樹脂を封止して封止体20を構成する。封止体20を構成した後で、導電性フレーム10を所定位置で切断して、外部接続ソース電極10s、外部接続ゲート電極10g、外部接続ドレイン電極10dを形成する。【選択図】図1

請求項（抜粋）：

MOSFETが形成された半導体基板と、 前記半導体基板の主面に形成されたソース電極及びゲート電極と、 前記半導体基板の裏面に形成されたドレイン電極と、 前記ソース電極、前記ゲート電極、前記ドレイン電極とそれぞれ電気的に接続された外部接続ソース電極、外部接続ゲート電極、外部接続ドレイン電極を含む半導体装置の製造方法であって、 (a)導電性フレームを準備する工程と、 (b)前記導電性フレームに前記半導体基板のドレイン電極が対向するように搭載する工程と、 (c)工程(b)の後で、前記半導体基板のソース電極及びゲート電極に導電性フレームが接触するように、導電性フレームの少なくとも2カ所を折り曲げる工程と、 (d)工程(c)の後で、樹脂を注入し、半導体基板を封止する工程と、 (e)工程(d)の後で、導電性フレームの一部を除去し、導電性フレームを第1、第2、第3部分に分割する工程と、を有し、 前記第1、第2、第3部分は、それぞれ外部接続ソース電極、外部接続ゲート電極、外部接続ドレイン電極となることを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 23/34 ,  H01L 23/48

FI (2件)：

H01L23/34 A ,  H01L23/48 L

Fターム (3件)：

5F136BB13 ,  5F136DA01 ,  5F136DA22

引用特許：

出願人引用 (2件)

• 半導体装置
  公報種別：公開公報   出願番号：特願平11-019431   出願人：株式会社日立製作所, 日立東部セミコンダクタ株式会社
• 半導体装置及びその製造方法、並びに電子装置
  公報種別：公開公報   出願番号：特願2003-054638   出願人：株式会社ルネサステクノロジ