特許
J-GLOBAL ID：200903018109292585

不揮発性半導体記憶装置およびその製造方法

発明者：
清水 和裕

清水 和裕 について

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成田 一仁

成田 一仁 について

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有留 誠一

有留 誠一 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-068702
公開番号（公開出願番号）：特開平10-270575
出願日： 1997年03月21日
公開日（公表日）： 1998年10月09日
要約：
【要約】【課題】 素子分離領域の表面に“膜減り”を発生しない不揮発性半導体記憶装置、およびその製造方法を提供すること。【解決手段】 シリコン基板100 上に形成され、半導体活性領域102 を区画する複数の素子分離領域112 と、素子分離領域112 により挟まれた半導体活性領域102 に形成されたソース領域110Sおよびドレイン領域110Dと、第1のゲート絶縁膜105 を介して、ソース領域110Sとドレイン領域110Dとの間の半導体活性領域102に容量結合する浮遊ゲート106 と、第2のゲート絶縁膜107 を介して、浮遊ゲート106 に容量結合する制御ゲート108 とを有するEEPROMであって、第2のゲート絶縁膜107 を、制御ゲート108 下の素子分離領域112 の上面上から、制御ゲート108 下以外の素子分離領域112 の上面上に亘って残す。
請求項（抜粋）：
半導体基体上に形成され、半導体活性領域を区画する複数の素子分離領域と、前記素子分離領域により挟まれた前記半導体活性領域内に形成されたソース領域およびドレイン領域と、第1のゲート絶縁膜を介して、前記ソース領域とドレイン領域との間の半導体活性領域に容量結合する電荷蓄積層と、第2のゲート絶縁膜を介して、前記電荷蓄積層に容量結合する制御ゲートとを有する不揮発性半導体記憶装置であって、前記第2のゲート絶縁膜が、前記制御ゲート下の前記素子分離領域の上面上から、前記制御ゲート下以外の前記素子分離領域の上面上に亘って形成されていることを特徴とする不揮発性半導体記憶装置。
IPC (4件)：
H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115
FI (2件)：
H01L 29/78 371 ,  H01L 27/10 434
引用特許：
出願人引用 (3件) 審査官引用 (4件)
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