特許
J-GLOBAL ID：200903018303929365
ナノチューブを用いたメモリ素子
発明者：
,
出願人/特許権者：
代理人 (1件)：
磯野 道造
公報種別：公開公報
出願番号（国際出願番号）：特願2003-401458
公開番号（公開出願番号）：特開2004-311943
出願日： 2003年12月01日
公開日（公表日）： 2004年11月04日
要約：
【課題】 ナノチューブを用いたメモリ素子により、高集積大容量のメモリ素子を提供することを課題とする。【解決手段】 ストライプパターンに形成される第1電極11のアレイと、この第1電極11のアレイ上に積層され、複数のホールが配列された誘電層12と、第1電極11のアレイと接触し、誘電層12のホールの内部に垂直成長され、電子を放出するナノチューブ19のアレイと、このナノチューブ19のアレイと接触し、第1電極11に直交するように誘電層12上にストライプパターンに形成される第2電極13のアレイと、第2電極13のアレイ上に位置し、ナノチューブ19のアレイから放出された電子を捕獲するメモリセル15と、このメモリセル15の上部に積層され、ナノチューブ19のアレイ周辺に電場を形成するゲート電極17とを備えることを特徴とする。【選択図】 図1
請求項（抜粋）：
ストライプパターンに形成される第1電極のアレイと、
前記第1電極のアレイ上に積層され、複数のホールが配列された誘電層と、
前記第1電極に一端が接触し、前記誘電層のホールの内部に垂直成長され、電子を放出するナノチューブのアレイと、
前記ナノチューブの他端と接触し、前記第1電極に直交するように前記誘電層上にストライプパターンで形成される第2電極のアレイと、
前記第2電極のアレイ上に位置し、前記ナノチューブのアレイから放出された電子を捕獲するメモリセルと、
前記メモリセルの上部に積層され、前記ナノチューブのアレイの周辺に電場を形成するゲート電極と、を備えることを特徴とするナノチューブを用いたメモリ素子。
IPC (3件)：
H01L27/10
, B82B1/00
, H01L29/06
H01L27/10 451
, B82B1/00
, H01L29/06 601N
5F083FZ10
, 5F083JA02
, 5F083JA04
, 5F083JA19
, 5F083KA05
, 5F083KA11
