特許
J-GLOBAL ID：200903018675658619

半導体装置

発明者：
渡邉 君則

渡邉 君則 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-205070
公開番号（公開出願番号）：特開2002-026314
出願日： 2000年07月06日
公開日（公表日）： 2002年01月25日
要約：
【要約】【課題】 破壊耐量を向上することが可能な半導体装置を提供する。【解決手段】 デバイス内部において、ドレイン領域15及びソース領域16は、pウェル層14により囲まれた構造になっており、ドレイン部の基板11表面から埋め込み層12に達する深さまで高濃度のn型ディープ拡散層19が形成されている。さらに、ドレインコンタクト領域20とソース領域16との距離Xは、埋め込み層12上のエピタキシャル層13の膜厚Yよりも長く、かつ素子の微細化を妨げない程度の長さにされている。
請求項（抜粋）：
第1導電型の半導体基板と、前記半導体基板に形成された第2導電型の埋め込み層と、前記埋め込み層上に形成された第2導電型のエピタキシャル層と、前記エピタキシャル層の表面に形成された第1導電型のウェル層と、前記ウェル層の表面に選択的に形成された第2導電型のソース領域と、前記ウェル層の表面に、前記ソース領域と離間して選択的に形成された第2導電型のドレイン領域と、前記ドレイン領域の表面に選択的に形成された前記ドレイン領域よりも高濃度の第2導電型のドレインコンタクト領域と、前記ドレイン領域と前記ソース領域との間の前記半導体基板上に、この半導体基板と絶縁して形成されたゲート電極と、前記ドレインコンタクト領域上に形成され、前記ドレインコンタクト領域を介して前記ドレイン領域に電気的に接続する第1のドレイン電極と、前記ソース領域上に形成され、前記ソース領域に電気的に接続するソース電極と、前記ウェル層と離間して前記ウェル層を囲んで形成され、前記埋め込み層に接する第2導電型の分離拡散層と、前記分離拡散層上に形成され、前記第1のドレイン電極と電気的に接続する第2のドレイン電極とを具備し、前記ドレインコンタクト領域と前記ソース領域との距離Xは、前記埋め込み層上の前記エピタキシャル層の膜厚Yよりも長くなっていることを特徴とする半導体装置。
FI (2件)：
H01L 29/78 301 S ,  H01L 29/78 301 W
Fターム (12件)：
5F040DA20 ,  5F040DC01 ,  5F040EA00 ,  5F040ED09 ,  5F040EF01 ,  5F040EF02 ,  5F040EF11 ,  5F040EF14 ,  5F040EF18 ,  5F040EK01 ,  5F040EK03 ,  5F040FC05
引用特許：
審査官引用 (5件)
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引用文献：
審査官引用 (1件)

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