特許
J-GLOBAL ID：200903018776437222
半導体集積回路装置のリセット回路
発明者：
,
出願人/特許権者：
,
代理人 (8件)：
鈴江 武彦
, 河野 哲
, 中村 誠
, 蔵田 昌俊
, 峰 隆司
, 福原 淑弘
, 村松 貞男
, 橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2004-252749
公開番号（公開出願番号）：特開2006-074210
出願日： 2004年08月31日
公開日（公表日）： 2006年03月16日
要約：
【課題】リセット回路内のキャパシタに残留する電荷による電源再投入時の誤動作や、電源電圧の変動、立ち上がり時間の長短、速度に起因する誤動作、あるいはパワーオン時にすでに半導体集積回路装置自体に蓄積されている電荷に起因する誤動作など、電源投入、交換に伴う電源電圧変動時に半導体集積回路装置の良好な初期化を妨げる種々の要因を回避できるリセット回路を提供する。【解決手段】第1の電源端子VDDに一端が接続された第1導電型の第1MOSトランジスタMP11およびこの第1MOSトランジスタMP11の他端に一端が接続され他端が第2の電源端子VSSに接続された第2導電型の第2MOSトランジスタMN11を有する電圧分割回路と、前記第1、第2MOSトランジスタMP11、MN11の接続点Aに現れる電圧に基づいてリセット信号を出力するCMOS論理回路INV11とを具備するリセット回路。【選択図】 図1
請求項（抜粋）：
第1の電源端子に一端が接続された第1導電型の第1MOSトランジスタおよびこの第1MOSトランジスタの他端に一端が接続され他端が第2の電源端子に接続された第2導電型の第2MOSトランジスタを有する電圧分割回路と、
前記第1、第2MOSトランジスタの接続点に現れる電圧に基づいてリセット信号を出力するCMOS論理回路と、
を具備することを特徴とするリセット回路。
IPC (1件)：
FI (1件)：
Fターム (13件)：
5J055AX57
, 5J055AX60
, 5J055BX41
, 5J055CX27
, 5J055DX13
, 5J055DX14
, 5J055DX22
, 5J055EX07
, 5J055EX10
, 5J055EY21
, 5J055EZ07
, 5J055FX05
, 5J055GX01
出願人引用 (2件)
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レベル検出回路
公報種別：公開公報
出願番号：特願平3-295624
出願人：富士通株式会社
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パワーオン・リセット回路
公報種別：公開公報
出願番号：特願平4-343664
出願人：株式会社東芝, 東芝マイクロエレクトロニクス株式会社
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