特許
J-GLOBAL ID：200903018966226279

薄膜及びバルク・シリコン・トランジスタを組み合わせる併合化論理回路及びメモリ

発明者：
フィリップ・ジョージ・エマ

フィリップ・ジョージ・エマ について

, 
ウェイ・ホワン

ウェイ・ホワン について

, 
ステファン・マックコーネル・ゲイツ

ステファン・マックコーネル・ゲイツ について


出願人/特許権者：
インターナショナル・ビジネス・マシーンズ・コーポレイション

インターナショナル・ビジネス・マシーンズ・コーポレイション について


代理人 (1件)： 坂口 博 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-272731
公開番号（公開出願番号）：特開2000-114453
出願日： 1998年09月28日
公開日（公表日）： 2000年04月21日
要約：
【要約】【課題】 薄膜層とバルク・シリコン・ウエハ層の2つの半導体層を用いる、高密度且つ高速の併合化論理回路及びメモリICチップを提供することである。【解決手段】 メモリ・セルは3次元(3D)SRAM構造を使用する。2種類の3D論理セルが開示され、それらは3D形態の差動カスコード電圧スイッチ(DCVS)・アーキテクチャ及びパス・ゲート論理を具備する3D形態のDCVS(DCVSPG)アーキテクチャである。SRAMメモリ・セルまたは論理セルの大きなPMOSトランジスタQ5及びQ6を薄膜シリコン層507内に配置し、高速NMOSトランジスタQ1乃至Q4をバルク・シリコン・ウエハ層501内に配置することにより高密度が達成される。
請求項（抜粋）：
単一の集積回路(IC)チップ内で、バルク・シリコン(Si)・レベル及び薄膜Siレベルの2つの別個の半導体レベル内に形成される複数のトランジスタであって、該トランジスタが、前記ICチップの選択領域内に論理回路を形成し、前記ICチップの残りの領域内にスタティック・ランダム・アクセス・メモリ(SRAM)・アレイを形成するために接続されるトランジスタ。
IPC (9件)：
H01L 27/00 301 ,  G11C 11/41 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 21/8244 ,  H01L 27/11 ,  H01L 27/10 461 ,  H01L 29/786 ,  H03K 19/0948
FI (7件)：
H01L 27/00 301 A ,  H01L 27/10 461 ,  G11C 11/34 345 ,  H01L 27/04 A ,  H01L 27/10 381 ,  H01L 29/78 613 B ,  H03K 19/094 B
Fターム (33件)：
5B015JJ21 ,  5B015JJ31 ,  5B015KA13 ,  5B015KB91 ,  5B015PP02 ,  5B015PP08 ,  5F038CA16 ,  5F038DF05 ,  5F038DF11 ,  5F038EZ06 ,  5F083BS27 ,  5F083BS29 ,  5F083GA01 ,  5F083GA09 ,  5F083HA02 ,  5F083JA33 ,  5F083JA39 ,  5F083MA06 ,  5F083MA15 ,  5F083MA19 ,  5F083PR34 ,  5F083PR40 ,  5F083ZA12 ,  5J056AA03 ,  5J056BB59 ,  5J056DD13 ,  5J056DD28 ,  5J056EE07 ,  5J056FF09 ,  5J056FF10 ,  5J056HH00 ,  5J056HH04 ,  5J056KK02
引用特許：
審査官引用 (3件)

前のページに戻る

TOP

BOTTOM