特許
J-GLOBAL ID：200903019146735361

不揮発性メモリの書き込み回路

発明者：
保高 和夫

保高 和夫 について


出願人/特許権者：
三洋電機株式会社

三洋電機株式会社 について


代理人 (1件)： 芝野 正雅
公報種別：公開公報
出願番号（国際出願番号）：特願平11-081797
公開番号（公開出願番号）：特開2000-276886
出願日： 1999年03月25日
公開日（公表日）： 2000年10月06日
要約：
【要約】【課題】 不揮発性メモリの書き込み特性を改善する。【解決手段】 フラッシュメモリ1の指定ページの内容を書き換える場合、コマンドデコーダ9に対し、指定ページの全内容を書き換えるか、任意バイトのみを書き換えるかを表すコマンドデータ?@〜?Bを供給する前に、指定ページの消去時間を表すコマンドデータ?Cを供給する。コマンドデコーダ9はコマンドレジスタ13に対しコマンドデータ?Cを解読して何れか1ビットのみ論理値「1」となる書き込み時間制御信号TIMECTLを供給する。切換回路15は書き込み時間制御信号TIMECTLに応じてカウンタ14の何れか1個の分周信号DIVIDEを電圧発生回路12に供給する。これより、フラッシュメモリ1の指定セルのコントロールゲートに対し15ボルトの高電圧が分周時間だけ印加され、確実なデータ消去を実現できる。
請求項（抜粋）：
データの電気消去及びデータの書き込み読み出しが可能な特性を有し、一定記憶容量の複数ブロックから成る不揮発性メモリと、前記不揮発性メモリを構成する1ブロック分の格納容量を有し、所定1ブロック中で書き換えを必要とするデータを格納するバッファ回路と、前記不揮発性メモリの所定1ブロックにデータを書き込む以前に、前記不揮発性メモリの為のアドレスデータ及び書き込み用データを予め定められた値で組み合わせたコマンドデータが供給され、前記コマンドデータの解読結果に応じて、前記不揮発性メモリを構成する1ブロック単位のセルのデータ消去時間を制御する制御回路と、を備えたことを特徴とする不揮発性メモリの書き込み回路。
IPC (2件)：
G11C 16/02 ,  G06F 12/16 310
FI (3件)：
G11C 17/00 612 E ,  G06F 12/16 310 C ,  G11C 17/00 612 D
Fターム (12件)：
5B018GA04 ,  5B018HA23 ,  5B018HA26 ,  5B018HA31 ,  5B018HA35 ,  5B018MA02 ,  5B018MA23 ,  5B018NA06 ,  5B018QA15 ,  5B018RA11 ,  5B018RA12 ,  5B025AD08
引用特許：
審査官引用 (4件)
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