特許
J-GLOBAL ID：200903019337264350

半導体集積回路

発明者：
濱 田 基 嗣

濱 田 基 嗣 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (5件)： 吉武 賢次 ,  佐藤 泰和 ,  吉元 弘 ,  川崎 康 ,  出口 智也
公報種別：公開公報
出願番号（国際出願番号）：特願2007-129537
公開番号（公開出願番号）：特開2008-288268
出願日： 2007年05月15日
公開日（公表日）： 2008年11月27日
要約：
【課題】素子分離によるMOSトランジスタへの影響を回避しつつ、隣接する標準セル間を素子分離することが可能な半導体集積回路を提供する。【解決手段】標準セルは、第1の拡散領域と第1のゲート電極とを有するp型MOSトランジスタと、第2の拡散領域と第2のゲート電極とを有し、p型MOSトランジスタとの間に素子分離するためのSTIが第1の境界線と略平行に介在するn型MOSトランジスタと、第2の境界線上にp型MOSトランジスタの第1の拡散領域に隣接して配置された第3のゲート電極を有し、オフするように第3のゲート電極が電源配線に接続されたダミーp型MOSトランジスタと、第2の境界線上にn型MOSトランジスタの第2の拡散領域に隣接して配置された第4のゲート電極を有し、オフするように第4のゲート電極がグランド配線に接続されたダミーn型MOSトランジスタと、を備える。【選択図】図1
請求項（抜粋）：
縦方向に隣接する他の標準セルに対する第1の境界線と、横方向に隣接する他の標準セルに対する第2の境界線と、により区画される略矩形の標準セルを有する半導体集積回路であって、 前記標準セルは、 第1の拡散領域と第1のゲート電極とを有するp型MOSトランジスタと、 第2の拡散領域と第2のゲート電極とを有し、前記p型MOSトランジスタとの間に素子分離するためのSTIが第1の境界線と略平行に介在するn型MOSトランジスタと、 前記第2の境界線上に前記p型MOSトランジスタの前記第1の拡散領域に隣接して配置された第3のゲート電極を有し、オフするように前記第3のゲート電極が前記電源配線に接続されたダミーp型MOSトランジスタと、 前記第2の境界線上に前記n型MOSトランジスタの前記第2の拡散領域に隣接して配置された第4のゲート電極を有し、オフするように前記第4のゲート電極がグランド配線に接続されたダミーn型MOSトランジスタと、を備え、 前記ダミーp型MOSトランジスタのしきい値の絶対値は、前記p型MOSトランジスタのしきい値の絶対値よりも、高く、 前記ダミーn型MOSトランジスタのしきい値の絶対値は、前記n型MOSトランジスタのしきい値の絶対値よりも、高い ことを特徴とする半導体集積回路。
IPC (1件)：
H01L 21/82
FI (1件)：
H01L21/82 B
Fターム (15件)：
5F064AA04 ,  5F064BB05 ,  5F064BB06 ,  5F064BB07 ,  5F064CC12 ,  5F064DD05 ,  5F064DD19 ,  5F064DD24 ,  5F064DD31 ,  5F064EE14 ,  5F064EE17 ,  5F064EE22 ,  5F064EE27 ,  5F064EE51 ,  5F064EE52
引用特許：
出願人引用 (1件)
  • 米国特許第4570176号明細書
審査官引用 (4件)
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