特許
J-GLOBAL ID：200903019471328845

メモリ制御装置

発明者：
徳山 昌人

徳山 昌人 について


出願人/特許権者：
株式会社リコー

株式会社リコー について


代理人 (1件)： 青山 葆 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-313649
公開番号（公開出願番号）：特開2001-135079
出願日： 1999年11月04日
公開日（公表日）： 2001年05月18日
要約：
【要約】【課題】 SDRAMへの任意のバースト長のアクセス要求に対し、バースト長の設定を最適化して、バースト長の更新を可及的に減少させる。【解決手段】 任意のバースト長のアクセス処理中にローアドレスの変更の有無をチェックして、変更有の場合に、変更の前後でバースト長を分割して処理を行う。また、各バースト長の発生頻度を求めて、発生頻度最大のバースト長に自動更新する。
請求項（抜粋）：
シンクロナスDRAMに対する任意のバースト長のアクセス要求を処理するメモリ制御装置であって、上記任意のバースト長でのバーストアクセスを行うに際してバーストアクセス中にローアドレスが変化するか否かを予測する検出手段、該検出手段によってローアドレスの変化が予測されたときに、ローアドレスの変化の前後でバーストアクセスを分割し、分割された各バーストアクセスのバースト長を算定する算定手段、分割された各バーストアクセスのバースト長の最大公約数に基いて決まるバースト長をシンクロナスDRAMに設定するバースト長設定手段、設定バースト長毎にスタートアドレスを生成する手段、とを備え、設定バースト長毎に発生されるスタートアドレスに基いてリード・ライトコマンドを発して連続的にデータアクセスを行うようにしたメモリ制御装置。
IPC (3件)：
G11C 11/407 ,  G06F 12/04 510 ,  G11C 11/401
FI (3件)：
G06F 12/04 510 A ,  G11C 11/34 362 S ,  G11C 11/34 362 C
Fターム (8件)：
5B024AA15 ,  5B024BA29 ,  5B024CA16 ,  5B060AA03 ,  5B060AB18 ,  5B060CA04 ,  5B060CC07 ,  5B060DA00
引用特許：
出願人引用 (5件)
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