特許
J-GLOBAL ID：200903019556128837
低電源電圧半導体装置の入力バッファー
発明者：
出願人/特許権者：
代理人 (1件)：
服部 雅紀
公報種別：公開公報
出願番号（国際出願番号）：特願平8-092703
公開番号（公開出願番号）：特開平8-307240
出願日： 1996年04月15日
公開日（公表日）： 1996年11月22日
要約：
【要約】【課題】 低電源電圧半導体装置の入力バッファ-を提供する。【解決手段】 電源電圧LVccと共通ソ-スノ-ドN1との間に連結された電流ソ-ストランジスタM1と、第1トランジスタM2及び第1トランジスタM2と直列に連結された第1負荷トランジスタM4と、第2トランジスタM3及び第2トランジスタM3と直列に連結された第2負荷トランジスタM5と、第2トランジスタM3のドレイン出力を内部回路に印加するためにバッファリングするバッファ-手段G1及びG2と、入力信号Vinがゲートに印加され、ソースが接地され、ドレインが第2トランジスタM3のドレインに連結されたバイパストランジスタM6とを備えることを特徴とする。したがって、低電源電圧で入力信号の立ち下り及び立ち上りに応答する出力信号Voutを入力信号Vinと殆ど同時に発生できて入力バッファ-の応答特性を改善しうる。
請求項（抜粋）：
電源電圧と共通ソースノードとの間に連結された電流ソーストランジスタと、前記共通ソースノードと接地との間に第1電流通路を形成する、ゲートに基準電圧が結合された第1トランジスタ及び前記第1トランジスタと直列に連結された第1負荷トランジスタと、前記共通ソースノードと接地との間に第2電流通路を形成する、ゲートに入力信号が連結された第2トランジスタ及び前記第2トランジスタと直列に連結された第2負荷トランジスタと、前記第2トランジスタのドレイン出力を内部回路に印加するためにバッファリングするバッファー手段と、ゲートに入力信号が印加され、ソースが電流制限手段を通して接地され、ドレインが前記第2トランジスタのドレインに連結されたバイパストランジスタとを備えることを特徴とする低電源電圧半導体装置の入力バッファー。
IPC (5件)：
H03K 19/0175
, H01L 21/8238
, H01L 27/092
, H03K 19/0185
, H03K 19/0948
H03K 19/00 101 K
, H01L 27/08 321 J
, H03K 19/00 101 D
, H03K 19/094 B
