特許
J-GLOBAL ID：200903019585884780
半導体装置の製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-330406
公開番号（公開出願番号）：特開平11-163134
出願日： 1997年12月01日
公開日（公表日）： 1999年06月18日
要約：
【要約】【課題】 電気的に浮遊な配線に対するコンタクトホールを形成するためのエッチングにおいて、電気的に浮遊な配線を過度にエッチングすることを防止し得る半導体装置の製造方法を提供する。【解決手段】 電気的に浮遊な配線(セルプレート)3を形成する前に、配線3をSi基板1に電気的に接続させた状態でコンタクトホール6のエッチングを行なう。その後にエッチングによりスリット状ホール20を形成し配線3の切断を行ない、電気的に浮遊な配線(セルフレート)3を形成する。それにより、コンタクトホール6のエッチング時に配線3のチャージアップが防止されて、エッチング速度が抑制される。
請求項（抜粋）：
半導体基板上に、前記半導体基板と電気的に接続するように、配線層を形成する工程と、前記配線層上に層間絶縁膜を形成した後、前記層間絶縁膜の一部をエッチングすることにより、前記配線層に達する第1の開口を形成する工程と、前記配線層の一部を切断することにより、前記配線層と前記半導体基板との接続を遮断して電気的に浮遊な配線を形成する工程とを備えた、半導体装置の製造方法。
IPC (2件)：
H01L 21/768
, H01L 21/3065
H01L 21/90 A
, H01L 21/302 J
