特許

J-GLOBAL ID：200903019680865904

半導体装置の製造方法

発明者： 黄 俐昭
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 机 昌彦 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2003-026486
公開番号（公開出願番号）：特開2003-249660
出願日： 1999年06月24日
公開日（公表日）： 2003年09月05日
要約：

【要約】【課題】SOI基板に形成される電界効果トランジスタの基板浮遊効果を抑制しようとする場合、半導体層中の縦方向の電位差を小さくすることが有効であるが、薄いゲート酸化膜構造においては、半導体層中の電界強度が小さくなりすぎ、W、TiN等の金属ゲートを用いるとしきい値が大きくなりすぎる問題がある。【解決手段】ゲート電極を構成する導電性材料をチャネルタイプに応じて変える。下層が導電性材料、上層がシリコン窒化膜よりなるダミーゲート電極を設け、ダミーゲート電極の両側にトランジスタのチャネルタイプに応じて第一または第二導電型のソース/ドレイン領域を設けたのち、少なくとも一方の導電型のトランジスタを設ける領域のダミーゲート電極を除去し、得られたスリットにダミーゲート電極とは異なる導電性材料をゲート絶縁膜に接して埋めこみゲート電極を形成することにより、半導体基板上に異なる材料よりなるゲート電極を混在させる。

請求項（抜粋）：

少なくとも表面に半導体領域を持つ基板において、前記半導体領域に第1導電型トランジスタの形成領域と第2導電型トランジスタの形成領域とが設定され、前記半導体領域上に第1の絶縁膜を形成した後、少なくとも下層が第2の導電性材料よりなるマスク材料層を堆積し、前記マスク材料層をパターニングすることにより、前記第1導電型トランジスタの形成領域にダミーゲート電極を、前記第2導電型トランジスタの形成領域に第2のゲート電極をそれぞれ設けるとともに、前記第2のゲート電極下の前記第1の絶縁膜を第2のゲート絶縁膜とならしめ、前記第1導電型トランジスタの形成領域において、前記ダミーゲート電極をマスクにして、前記ダミーゲート電極の両側に第1導電型のソース/ドレイン領域を設け、前記第2導電型トランジスタの形成領域において、前記第2のゲート電極をマスクにして、前記第2のゲート電極の両側に第2導電型のソース/ドレイン領域を設け、少なくとも前記第1導電型のソース/ドレイン領域、前記第2導電型のソース/ドレイン領域、前記第2のゲート電極及び前記ダミーゲート電極を覆うように前記第1の絶縁膜上に第2の絶縁膜を堆積し、少なくとも前記ダミーゲート電極上部の前記第2の絶縁膜を一部除去して前記ダミーゲート電極を露出させ、前記ダミーゲート電極を選択的に除去することによりスリットを設け、前記スリット中において、前記半導体領域上に第1のゲート絶縁膜を介して第1の導電性材料を埋め込むことにより第1のゲート電極を形成することを特徴とする半導体装置の製造方法。

IPC (7件)：

H01L 29/786 ,  H01L 21/336 ,  H01L 21/8238 ,  H01L 27/08 331 ,  H01L 27/092 ,  H01L 29/423 ,  H01L 29/49

FI (9件)：

H01L 27/08 331 E ,  H01L 29/78 617 J ,  H01L 29/78 616 A ,  H01L 29/78 617 M ,  H01L 29/78 617 V ,  H01L 29/78 613 A ,  H01L 29/78 626 B ,  H01L 27/08 321 D ,  H01L 29/58 G

Fターム (85件)：

4M104AA01 ,  4M104AA09 ,  4M104BB01 ,  4M104BB19 ,  4M104BB22 ,  4M104BB36 ,  4M104CC05 ,  4M104DD03 ,  4M104DD26 ,  4M104DD37 ,  4M104DD43 ,  4M104DD64 ,  4M104DD65 ,  4M104DD75 ,  4M104FF13 ,  4M104GG09 ,  4M104GG10 ,  4M104GG16 ,  4M104HH20 ,  5F048AB01 ,  5F048AB03 ,  5F048AC03 ,  5F048AC04 ,  5F048BA14 ,  5F048BA16 ,  5F048BB04 ,  5F048BB07 ,  5F048BB08 ,  5F048BB09 ,  5F048BB10 ,  5F048BB11 ,  5F048BB12 ,  5F048BC06 ,  5F048BD04 ,  5F048BG07 ,  5F048DA19 ,  5F110AA08 ,  5F110AA15 ,  5F110BB04 ,  5F110CC02 ,  5F110DD02 ,  5F110DD04 ,  5F110DD05 ,  5F110DD12 ,  5F110DD13 ,  5F110DD14 ,  5F110EE03 ,  5F110EE04 ,  5F110EE05 ,  5F110EE08 ,  5F110EE09 ,  5F110EE11 ,  5F110EE14 ,  5F110EE44 ,  5F110EE45 ,  5F110FF01 ,  5F110FF02 ,  5F110FF03 ,  5F110FF23 ,  5F110GG01 ,  5F110GG02 ,  5F110GG03 ,  5F110GG12 ,  5F110GG13 ,  5F110GG15 ,  5F110GG25 ,  5F110GG28 ,  5F110GG32 ,  5F110GG34 ,  5F110GG42 ,  5F110GG51 ,  5F110GG52 ,  5F110HJ01 ,  5F110HJ04 ,  5F110HM02 ,  5F110HM15 ,  5F110NN02 ,  5F110NN35 ,  5F110NN62 ,  5F110NN63 ,  5F110PP03 ,  5F110QQ01 ,  5F110QQ11 ,  5F110QQ17 ,  5F110QQ19

引用特許：

審査官引用 (4件)

• 半導体装置の製法
  公報種別：公開公報   出願番号：特願平10-242059   出願人：テキサスインスツルメンツインコーポレイテツド
• 半導体装置および半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平10-185453   出願人：株式会社東芝
• 特開昭60-045053
  
• 特開昭60-045053