引張り応力歪み薄膜を利用するSRAMデバイス

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出願人/特許権者：
代理人 (3件)：鈴木正剛 , 佐野良太 , 村松義人
公報種別：公表公報
出願番号（国際出願番号）：特願2008-519437
公開番号（公開出願番号）：特表2009-500827
出願日： 2006年06月23日
公開日（公表日）： 2009年01月08日
要約：

引張り応力歪み薄膜を利用するSRAMデバイス、およびそのようなSRAMデバイスを製造するための方法が提供される。一実施の形態では、SRAMデバイス(50)は、電気的に結合されるとともに物理的に分離されるNFET(54)およびPFET(52)を含む。PFET(52)は、ゲート領域(64)、ソース領域(60)およびドレイン領域(58)を有する。引張り応力歪み薄膜(76)は、PFET(52)のゲート領域(64)の上、ならびにソース領域(60)およびドレイン領域(58)の少なくとも一部の上に配置される。SRAMデバイス(50)のセルを製造するための方法は、基板(56)の上に重なるNFET(54)およびPFET(52)を形成することを含む。PFET(52)およびNFET(54)は、電気的に結合されるとともに物理的に分離される。引張り応力歪み薄膜(76)は、PFET(52)のゲート領域(64)の上、ならびにソース領域(60)およびドレイン領域(58)の少なくとも一部の上に堆積される。

請求項（抜粋）：

SRAMデバイス(50)であって、 NFET(54)と、前記NFET(54)に電気的に結合されるとともに、前記NFETから物理的に分離されるPFET(52)であって、該PFET(52)はチャネル領域(62)と、ゲート領域(64)と、ソース領域(60)と、ドレイン領域(58)とを含む、PFETと、前記PFET(52)の前記ゲート領域(64)の上、ならびに前記ソース領域(60)および前記ドレイン領域(58)の少なくとも一部の上に配置される引張り応力歪み薄膜(76)であって、前記引張り応力歪み薄膜(76)は、前記PFETの前記チャネル領域(62)に引張り応力を加える、引張り応力歪み薄膜とを備える、SRAMデバイス。

IPC (4件)：

H01L 21/824 , H01L 27/11 , H01L 21/823 , H01L 27/092

FI (4件)：

H01L27/10 381 , H01L27/08 321D , H01L27/08 321E , H01L27/08 321C

Fターム (14件)：

5F048AA07 , 5F048AB01 , 5F048AC03 , 5F048BA01 , 5F048BD01 , 5F048BG01 , 5F048BG03 , 5F048BG13 , 5F083BS01 , 5F083BS13 , 5F083BS27 , 5F083GA11 , 5F083JA56 , 5F083PR21

引用特許：

審査官引用 (3件)

半導体装置
公報種別：公開公報出願番号：特願2002-244523 出願人：株式会社ルネサステクノロジ
半導体装置の製造方法及び半導体装置
公報種別：公開公報出願番号：特願平8-349087 出願人：富士通株式会社
半導体記憶装置およびその製造方法
公報種別：公開公報出願番号：特願2000-006677 出願人：セイコーエプソン株式会社

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