特許
J-GLOBAL ID：200903056991295519

半導体記憶装置およびその製造方法

発明者：
森 克己

森 克己 について

, 
川原 敬

川原 敬 について

, 
糟谷 良和

糟谷 良和 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (1件)： 井上 一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-006677
公開番号（公開出願番号）：特開2001-196473
出願日： 2000年01月14日
公開日（公表日）： 2001年07月19日
要約：
【要約】【課題】 より小型化が可能な半導体記憶装置およびその製造方法を提供する。【解決手段】 ゲート-ゲート接続層21a,21bはそれぞれ、駆動トランジスタQ3のゲートと負荷トランジスタQ5のゲート、駆動トランジスタQ4のゲートと負荷トランジスタQ6のゲートを接続し、ドレイン-ドレイン接続層31a,31bは第1層目の層間絶縁層65上に形成され、高融点金属の窒化物層を含み、それぞれが駆動トランジスタQ3のドレインと負荷トランジスタQ5のドレイン、駆動トランジスタQ4のドレインと負荷トランジスタQ6のドレインを接続し、ドレイン-ゲート接続層41a,41bは、第2層目の層間絶縁層71上に形成され、それぞれがドレイン-ドレイン接続層31aとゲート-ゲート接続層21b、ドレイン-ドレイン接続層31bとゲート-ゲート接続層21aを接続する。
請求項（抜粋）：
2つの負荷トランジスタ、2つの駆動トランジスタ、および2つの転送トランジスタを含むメモリセルを含み、前記メモリセルは、第1および第2のゲート-ゲート接続層、第1および第2のドレイン-ドレイン接続層、および第1および第2のドレイン-ゲート接続層、を含み、前記ゲート-ゲート接続層は、半導体基板上に形成され、前記ドレイン-ドレイン接続層は、第1層目の層間絶縁層上に形成され、かつ、前記負荷トランジスタのドレインと、前記駆動トランジスタのドレインとを接続し、前記ドレイン-ゲート接続層は、第2層目の層間絶縁層上に形成され、前記第1のドレイン-ゲート接続層は、前記第1のドレイン-ドレイン接続層と前記第2のゲート-ゲート接続層とを接続し、前記第2のドレイン-ゲート接続層は、前記第2のドレイン-ドレイン接続層と前記第1のゲート-ゲート接続層とを接続し、前記ゲート-ゲート接続層、前記ドレイン-ドレイン接続層、および前記ドレイン-ゲート接続層は、それぞれ異なる層にある、半導体記憶装置。
IPC (3件)：
H01L 21/8244 ,  H01L 27/11 ,  H01L 21/768
FI (2件)：
H01L 27/10 381 ,  H01L 21/90 C
Fターム (37件)：
5F033HH32 ,  5F033HH33 ,  5F033HH34 ,  5F033JJ08 ,  5F033JJ11 ,  5F033JJ19 ,  5F033JJ20 ,  5F033JJ33 ,  5F033KK26 ,  5F033KK32 ,  5F033KK33 ,  5F033KK34 ,  5F033NN06 ,  5F033PP15 ,  5F033QQ16 ,  5F033QQ31 ,  5F033QQ48 ,  5F033RR06 ,  5F033RR08 ,  5F033SS15 ,  5F083BS27 ,  5F083BS47 ,  5F083BS48 ,  5F083GA09 ,  5F083JA35 ,  5F083JA36 ,  5F083JA37 ,  5F083JA39 ,  5F083JA53 ,  5F083KA03 ,  5F083MA04 ,  5F083MA05 ,  5F083MA16 ,  5F083MA19 ,  5F083PR06 ,  5F083PR40 ,  5F083ZA28
引用特許：
出願人引用 (7件)
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審査官引用 (7件)
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