特許
J-GLOBAL ID:200903020189170722

強誘電体メモリ装置およびその製造方法

発明者:
出願人/特許権者:
代理人 (1件): 工藤 実 (外1名)
公報種別:公開公報
出願番号(国際出願番号):特願平10-095846
公開番号(公開出願番号):特開平11-297942
出願日: 1998年04月08日
公開日(公表日): 1999年10月29日
要約:
【要約】【課題】 加熱工程における強誘電体容量素子の残留分極値の低下を抑制する。これによりメモリセルの記憶保持特性や、書き換え疲労耐性の点で、製品の信頼性を向上させる。 【解決手段】 強誘電体容量素子の上部電極5をIrまたはIrO2を主体として構成し、上部電極とセルトランジスタの拡散層を接続する配線層10または上部電極近傍を通配線層の最下位層をタングステンまたはタングステンシリサイド(WSix)を含む材料で構成する。
請求項(抜粋):
半導体基板上に絶縁膜を介して形成された強誘電体容量素子を含み、前記強誘電体容量素子は、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極からなり、前記上部電極は、前記強誘電体膜に接続された第1の金属の導電性酸化物層を含む積層を含む強誘電体メモリ装置。
IPC (8件):
H01L 27/10 451 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 27/108 ,  H01L 21/8242 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792
FI (4件):
H01L 27/10 451 ,  H01L 27/04 C ,  H01L 27/10 651 ,  H01L 29/78 371
引用特許:
審査官引用 (3件)

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