特許

J-GLOBAL ID：200903020299995697

半導体集積回路装置およびその製造方法

発明者： 芝原 健太郎
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 尾身 祐助
公報種別：公開公報
出願番号（国際出願番号）：特願平6-222584
公開番号（公開出願番号）：特開平8-064673
出願日： 1994年08月24日
公開日（公表日）： 1996年03月08日
要約：

【要約】【目的】 ゲートポリシリコンを薄くしても、ゲート電極と基板とがショートすることがないようにする。【構成】 シリコン基板11上に、ゲート酸化膜12、ポリシリコン膜13およびキャップBPSG膜14を形成し、選択的にエッチングを行って、トレンチ16を形成する。全面にCVD酸化膜17を堆積し、エッチバックを行ってキャップBPSG膜14の表面を露出させる〔(a)図〕。選択性の高いエッチング法にて残りのキャップBPSG膜14を除去した後、全面にWSi膜18を成長させる〔(b)図〕。WSi膜18およびポリシリコン膜13をパターニングしてゲート電極19を形成する〔(c)図〕。

請求項（抜粋）：

選択的にトレンチの形成されたシリコン基板と、該シリコン基板の表面にゲート絶縁膜を介して選択的に形成された第1の導電膜と、前記トレンチ内に埋め込まれその上表面が前記第1の導電膜の上表面より高い位置にある埋め込み絶縁膜と、前記シリコン基板上では前記第1の導電膜上に形成されて該第1の導電膜とともにゲート電極を構成し、前記埋め込み絶縁膜上では単独の膜の配線層を構成する第2の導電膜と、を備えることを特徴とする半導体集積回路装置。

IPC (2件)：

H01L 21/76 ,  H01L 29/78

FI (2件)：

H01L 21/76 L ,  H01L 29/78 301 R

引用特許：

審査官引用 (3件)

• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平4-317004   出願人：日本電気株式会社
• 特開平3-204930
  
• 半導体装置
  公報種別：公開公報   出願番号：特願平4-105834   出願人：株式会社東芝