特許
J-GLOBAL ID：200903020363438080
メモリ制御回路
発明者：
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出願人/特許権者：
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代理人 (5件)：
吉武 賢次
, 橘谷 英俊
, 佐藤 泰和
, 吉元 弘
, 川崎 康
公報種別：公開公報
出願番号（国際出願番号）：特願2003-152969
公開番号（公開出願番号）：特開2004-355383
出願日： 2003年05月29日
公開日（公表日）： 2004年12月16日
要約：
【課題】第三者によって外部ROM等のメモリが書き換えられたとしても内蔵メモリの記憶している内容を外部へ読み出すことを禁止可能にする。【解決手段】CPU11と、このCPUが実行するためのプログラムを含む情報を記憶するメモリ12a、12bと、CPUが実行しているプログラムによってアクセスされる領域を監視するプログラム領域監視回路30と、メモリに外部からのアクセスを禁止するアクセス禁止設定情報を記憶するアクセス禁止設定レジスタ20と、プログラム領域監視回路の監視結果およびアクセス禁止設定レジスタに記憶されたアクセス禁止設定情報に基づいてメモリへのアクセスを禁止するメモリアクセス禁止信号を発生するメモリアクセス禁止信号発生回路40と、メモリアクセス禁止信号に基づいて、メモリに記憶された情報がメモリから外部へ読み出されるのを制御するメモリアクセス制御回路50と、を備えている。【選択図】 図1
請求項（抜粋）：
CPUと、
このCPUが実行するためのプログラムを含む情報を記憶するメモリと、
前記CPUが実行しているプログラムによってアクセスされる領域を監視するプログラム領域監視回路と、
前記メモリに外部からのアクセスを禁止するアクセス禁止設定情報を記憶するアクセス禁止設定レジスタと、
前記プログラム領域監視回路の監視結果および前記アクセス禁止設定レジスタに記憶されたアクセス禁止設定情報に基づいて前記メモリへのアクセスを禁止するメモリアクセス禁止信号を発生するメモリアクセス禁止信号発生回路と、
前記メモリアクセス禁止信号に基づいて、前記メモリに記憶された前記情報が前記メモリから前記外部へ読み出されるのを制御するメモリアクセス制御回路と、
を備えたことを特徴とするメモリ制御回路。
IPC (1件)：
FI (1件)：
Fターム (3件)：
5B017AA03
, 5B017BA01
, 5B017CA13
