特許

J-GLOBAL ID：200903020370840047

半導体装置および半導体装置の製造方法

発明者： 田原 伊和男 ,  三原 一郎 ,  青木 由隆
出願人/特許権者： 株式会社アイ・イー・ピー・テクノロジーズ ,  カシオ計算機株式会社
代理人 (1件)： 鹿嶋 英實
公報種別：公開公報
出願番号（国際出願番号）：特願2000-243765
公開番号（公開出願番号）：特開2002-057291
出願日： 2000年08月11日
公開日（公表日）： 2002年02月22日
要約：

【要約】【課題】 チップ面積の増大を招くことなく容量素子を搭載することができる半導体装置およびその製造方法を実現する。【解決手段】 回路素子形成領域DA上に第1の導体層5、誘電体層8および第2の導体層10とを積層して立体的に容量素子を形成する。または第1の保護膜4上で互いに隣接するよう配置された第1の導体層5の一方側と他方側との間隙に誘電体層8を設けて平面的に容量素子を形成する。あるいは第1の保護膜4上で互いに隣接するよう配置された第1の導体層5およびポスト6の一方側と他方側との間隙に誘電体層8を設けて容量素子を形成する。このようにすることでチップ面積の増大を招くことなく容量素子を搭載し得る。

請求項（抜粋）：

回路素子形成領域及び複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記接続パッドに接続される複数の柱状電極とを備える半導体装置において、前記絶縁膜上に形成された第1の導体層と、該第1の導体層上に形成された誘電体層と、該誘電体層上に設けられた第2の導体層を備え、前記第1の導体層と、前記誘電体層および前記第2の導体層と、により形成された容量素子を備えていることを特徴とする半導体装置。

IPC (4件)：

H01L 27/04 ,  H01L 21/822 ,  H01L 21/60 ,  H01G 4/33

FI (3件)：

H01L 27/04 C ,  H01L 21/92 604 B ,  H01G 4/06 102

Fターム (12件)：

5E082AB03 ,  5E082BB10 ,  5E082FG03 ,  5E082FG26 ,  5E082FG27 ,  5E082FG42 ,  5E082KK01 ,  5F038AC05 ,  5F038AC17 ,  5F038BE07 ,  5F038EZ14 ,  5F038EZ15

引用特許：

審査官引用 (4件)

• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平10-198127   出願人：カシオ計算機株式会社
• 複合集積回路部品
  公報種別：公開公報   出願番号：特願平5-142882   出願人：株式会社半導体エネルギー研究所
• 半導体装置
  公報種別：公開公報   出願番号：特願平5-303639   出願人：川崎製鉄株式会社
• 半導体装置
  公報種別：公開公報   出願番号：特願平11-035759   出願人：カシオ計算機株式会社