特許
J-GLOBAL ID：200903020516270396
中間電圧発生回路及びこれを有する不揮発性半導体メモリ
発明者：
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出願人/特許権者：
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代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-162753
公開番号（公開出願番号）：特開平10-011987
出願日： 1996年06月24日
公開日（公表日）： 1998年01月16日
要約：
【要約】【課題】 高速かつ低消費電力で、安定した中間電圧を生成する。【解決手段】 出力ノ-ドCとVPP電源端子の間には、プルアップ用PチャネルMOSトランジスタTP1が接続され、出力ノ-ドCとVSS電源端子の間には、プルダウン用NチャネルMOSトランジスタTN6が接続される。当初、出力ノ-ドCは、VPPに充電されており、制御信号SAENが“L”となると、出力ノ-ドCの電荷は、抵抗R1〜R5を経由して次第に放電されていく。この時、差動増幅回路31A,31Bの出力は、“H”であり、TN6がオン状態であるため、出力ノ-ドCの電圧は、急速に低下する。出力ノ-ドCの電圧が所定値以下になると、この後、TN6は、常にオフ状態となり、TP1がオン状態となって所定の出力電圧VOUTが出力される。
請求項（抜粋）：
出力ノ-ドの出力電圧を所定の割合で分圧する第1分圧手段と、基準電圧と前記第1分圧手段により分圧された電圧が入力される第1差動増幅回路と、前記出力ノ-ドの出力電圧を所定の割合で分圧する第2分圧手段と、前記基準電圧と前記第2分圧手段により分圧された電圧が入力される第2差動増幅回路と、第1電圧が印加される第1端子と、ソ-スが前記第1端子に接続され、ドレインが前記出力ノ-ドに接続され、ゲ-トに前記第1差動増幅回路の出力電圧が印加される第1MOSトランジスタと、第2電圧が印加される第2端子と、ソ-スが前記第2端子に接続され、ドレインが前記出力ノ-ドに接続され、ゲ-トに前記第2差動増幅回路の出力電圧が印加される第2MOSトランジスタとを具備することを特徴とする中間電圧発生回路。
IPC (3件)：
G11C 16/06
, G05F 1/618 310
, G05F 3/24
G11C 17/00 309 D
, G05F 1/618 310
, G05F 3/24 Z
出願人引用 (5件)
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審査官引用 (5件)
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