特許

J-GLOBAL ID：200903020790264564

本体スイッチ式SOI(絶縁体上シリコン)回路及びその形成方法

発明者： クラウド・ルイス・バーティン ,  ジョン・ジョセフ・エリス-モナハン ,  エリク・レイ・ヘドバーグ ,  テレンス・ブラックウェル・フック ,  ジャック・アラン・マンデルマン ,  エドワード・ジョセフ・ノワック ,  ウィルバー・デビッド・プライサー ,  ミン・ホ・トン ,  ウィリアム・ロバート・トンティ
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレ-ション
代理人 (1件)： 坂口 博 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-116911
公開番号（公開出願番号）：特開2000-332132
出願日： 2000年04月18日
公開日（公表日）： 2000年11月30日
要約：

【要約】【課題】 FET素子しきい値電圧を上昇させるFET素子を有する、本体スイッチ式SOI CMOS回路を提供すること。【解決手段】 SOI素子を有する回路が、本体バイアス電圧信号をSOI素子本体に選択的に接続するスイッチを介して、本体バイアス電圧に接続される。NMOSまたはPMOS SOI素子が、本体スイッチ式SOI素子として使用され、FETがスイッチとして使用され、SOI素子のゲート端子がFET素子に接続される。SOI素子のゲートが、SOI素子への本体バイアス電圧信号のFETスイッチ接続を制御し、SOI素子のしきい値電圧を調整する。SOI素子を組み込む論理回路、及びSOI素子のための形成プロセスも同様に開示される。

請求項（抜粋）：

第1のFETのスイッチングを制御する回路であって、入力信号を受信する入力に接続されるゲートを有し、該入力信号に応答してオン及びオフする第1のFETと、第2のゲートと拡散領域とを有する第2のFETであって、前記第2のゲートが前記入力信号を受信する前記入力に接続され、前記拡散領域の1つが前記第1のFETの本体に接続され、前記入力信号に応答して、前記オン及びオフと同時に、前記第1のFETの電圧しきい値を調整する、第2のFETとを含み、前記拡散領域の別のものが、前記第1のFETの電圧しきい値の前記調整を有効にする選択可能な電圧レベルを有する電圧端子に接続される、回路。

IPC (6件)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 27/08 331 ,  H01L 27/12 ,  H01L 29/786 ,  H03K 19/0944

FI (8件)：

H01L 27/08 321 D ,  H01L 27/08 331 E ,  H01L 27/12 L ,  H01L 27/08 321 B ,  H01L 29/78 613 A ,  H01L 29/78 614 ,  H01L 29/78 622 ,  H03K 19/094 A

引用特許：

出願人引用 (3件)

• 特開平3-263369
  
• 半導体集積回路
  公報種別：公開公報   出願番号：特願平7-341873   出願人：富士通株式会社
• 半導体回路及びMOS-DRAM
  公報種別：公開公報   出願番号：特願平6-282306   出願人：三菱電機株式会社

審査官引用 (6件)

• 特開平3-263369
  
• 特開平3-263369
  
• 半導体集積回路
  公報種別：公開公報   出願番号：特願平7-341873   出願人：富士通株式会社
• 半導体回路及びMOS-DRAM
  公報種別：公開公報   出願番号：特願平6-282306   出願人：三菱電機株式会社
• 特開平3-263369
  
• 特開平3-263369