特許
J-GLOBAL ID：200903081953385703

半導体回路及びMOS-DRAM

発明者：
有本 和民

有本 和民 について

, 
築出 正樹

築出 正樹 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (1件)： 河野 登夫
公報種別：公開公報
出願番号（国際出願番号）：特願平6-282306
公開番号（公開出願番号）：特開平8-017183
出願日： 1994年11月16日
公開日（公表日）： 1996年01月19日
要約：
【要約】【目的】 高速のスイッチング特性と小サブスレッショルド電流特性とが両立可能なMOS-FETで構成される半導体回路を提供する。【構成】 MOS-FETQ1,Q2により構成される論理回路1を有した半導体回路において、MOS-FETQ1,Q2のバックゲートバイアス電圧Vcc,VSSとは異なる電圧Vpp,Vbbを供給する電圧供給手段15,13と、MOS-FETQ1,Q2のバックゲートバイアス電圧を、電圧Vcc,VSSと電圧Vcc,VSSとは異なる電圧Vpp,Vbbとに切り換えるスイッチング手段10とを備えた構成となっている。
請求項（抜粋）：
MOS-FETを有した半導体回路において、第1の電位又は第2の電位がバックゲートバイアス電位として与えられるべきMOS-FETと、第1の電位又は第2の電位をバックゲートバイアス電位として前記MOS-FETへ選択的に与えるスイッチング手段とを備えることを特徴とする半導体回路。
IPC (7件)：
G11C 11/407 ,  H01L 27/04 ,  H01L 21/822 ,  H03K 17/04 ,  H03K 17/30 ,  H03K 17/687 ,  H03K 19/094
FI (4件)：
G11C 11/34 354 F ,  H01L 27/04 G ,  H03K 17/687 F ,  H03K 19/094 D
引用特許：
審査官引用 (22件)
  • 消費電力が低減されたトランジスタ論理回路
    公報種別：公開公報   出願番号：特願平5-100963   出願人：株式会社東芝
  • 低消費電力型半導体集積回路
    公報種別：公開公報   出願番号：特願平3-269248   出願人：株式会社日立製作所
  • 特開平3-082151
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